基于Verilog HDL的串行ADC控制电路设计与总结报告.docVIP

基于Verilog HDL的串行ADC控制电路设计与总结报告 基于Verilog HDL的串行ADC控制电路 设计与总结报告 题目名称： 报告人 ： __ 学院 ： 专业 ： 班级 ： 学号 ： 制作日期： __ 目录 摘要……………………………………………………………………...1 第一章 串行ADC控制控制电路的功能介绍及Verilog HDL简介 ...................................................................................................................3 1.1串行ADC控制控制电路的功能…………………………..…..3 1.2Verilog HDL简介……………………………………………………4 第二章组成模块简介……………………………………………..5 2.1组成模块…………………………………………………………….6 （1）、状态机……………………………………………………6 （2）、锁相环……………………………………………………8 （3）、累计器……………………………………………………10 （4）、多路选择器………………………………………………12 第三章 模拟仿真….…………………..……………………………….13 总结结论………………………………………………………………14 参考文献………………………………………………………………15 基于Verilog HDL的串行ADC 控制电路设计摘要 Verilog HDL的串行ADC控制电路设计，是使用高速10位逐次逼近式模数转换器（ ADC）芯片TLV1572，用Verilog HDL编程语言编写状态机按一定周期采样转换模拟信号。在Quartus2软件上完成顶层电路设计、状态机、锁相环、累加器、译码器、多路选择器等编程和封装。各个模块完成不同的任务，合在一起就构成了Verilog HDL的串行ADC控制电路设计，软件模拟直接在Quartus2上进行。 在此程序中关键是用于状态机，其中状态机的优势有以下几点： （1）、高效的顺序控制模型，状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。状态dat0是对1572的初始化、状态dat1是打开1572的片选信等，一直到采集数据输出数据。 (2)容易利用现成的EDA工具进行优化设计。由于状态机的构件简单，其中用宏模块PLL将20MHz的时钟进行分频得到想要的时钟周期。 （3）性能稳定。状态机容易构成性能良好的同步时序逻辑模块。 （4）高速性能。状态机载高速通信和高速控制方面，有着巨大的优势。 第二章 串行ADC控制控制电路的功能介绍及Verilog HDL简介 1.1串行ADC控制控制电路的功能 在我们的信息时代日益更新的生活，A\D、D\A转换时刻进行着，而这些功能的实现，均以多半是以MCU或MPU的控制芯片实现的，但CPU的不稳定和低时钟严重影响着转换的效率，因此，研究状态机控制转换芯片有着现实意义。 此次设计与利用状态机就是为了了解不基于各种CPU而能稳定、高效的进行工作，从而学会编程。通过它也可以进一步学习掌握各种逻辑电路与时序电路的原理与使用方法。 1.2 Verilog HDL简介 Verilog HDL是一种硬件描述语言（HDL:HardwareDiscription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。 第二章组成模块简介 2.1组成模块 顶层电路图： 顶层电路设计、状态机、锁相环、累加器、译码器、多路选择器等编程和封装 （1）、状态机 基于Verilog HDL语言编写的状态机是本系统的核心，犹如一个稳定、高效、单一的控制CPU，其中代码如下： module TLV1572 (CS,CLK,SCLK,FS,SDI,DO,RST); input S