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第一部分 VHDL语言简介 第一章 为什么要用VHDL语言 硬件描述语言（HDL）是硬件设计者和EDA（Electronic Design Automation）（电子设计自动化）工具之间的界面。设计者使用HDL来描述自己的设计方案（或设计要求、设计意图），并把这个描述告诉EDA工具，最后在EDA工具的帮助下进行详细设计和验证。 一 成为IEEE标准的两种HDL （Hardware Description Language） (1) VHDL ： 1987年IEEE（Institute of Electrical and Electronic Engineers）-1076标准。 1993年更新为IEEE-1164标准。 1999年IEEE1076.6成为VHDL综合标准。使用VHDL-87语法。因为这个标准在开发的时候很多被广泛使用的综合工具还没有升级支持VHDL-1993语法。 2001年又有新的标准。 (2) Verilog-HDL ： 1995年成为IEEE标准1364-1995， 2001年发布了Verilog-HDL 1364-2001，在这个标准中，加入了Verilog-HDL-A标准，使Verilog有了模拟电路设计的能力。 VHDL和Verilog-HDL这两种标准HDL语言在EDA业界使用的情况： 在底层的VHDL设计环境是由Verilog-HDL描述的器件库支持的，因此，它们之间的互操作性十分重要。目前，Verilog和VHDL的两个国际组织OVI和VI正在筹划这一工作，准备成立专门的工作组来协调VHDL和Verilog-HDL语言的互操作性。 二 VHDL简介 VHSIC HDL : Very High Speed Integrated Circuit HDL VHDL是在70-80年代中，由美国国防部资助的VHSIC项目开发的产品。1988年美国国防部规定所有官方的ASIC设计都必须以VHDL为设计描述语言，所以VHDL渐渐成为工业界的标准。 (1) 描述 在这个语言首次开发出来时，其目标仅是一个使电路文本化的一种标准，为了使人们采用文本方式描述的设计能够被其他人没有二意性地所理解。因为用自然语言描述电路会产生二意性。 这个模型是让人来阅读的。 (2 ) 模拟的模型 作为模型语言，用于采用模拟软件进行模拟。这个模型是让仿真软件来阅读的。 (3) 综合的模型 在自动设计系统中，作为设计输入。这个模型是让综合软件来阅读的。 三 VHDL语言的特点 (1) 象汉语、英语一样是一种高级语言，只不过在语法、词汇方面要简单得多，专用于描述硬件。 (2) 可读性好。因为是高级语言，比逻辑符号图更易理解。 (3) VHDL语言本身生命周期长。因为与工艺无关，不会因工艺的过时而使电路描述过时。 (4) 支持大规模设计的分解和已有设计的再利用。 (5) VHDL已成为标准，得到众多EDA公司的支持，可适用于多种工作平台。而其他输入方式与特定环境有关，不能重复使用。 四 学习VHDL语言应注意的几个问题 (1) 了解VHDL语言模拟器是如何模拟代码的过程有助于弄清一些VHDL语句的语义，而对语义有一个清楚地理解可使你能够精练准确地进行VHDL代码编写。目前常用的VHDL模拟软件有 Active HDL 和 Modelsim 。 (2)VHDL语言的有些构造，较多的是专用于模拟和验证而不是综合，综合软件也许会忽略掉这样的构造和规则。VHDL是基于模拟的语言，它所提供的行为描述的一切方便手段实际上都是为建立模拟模型的。 (3) 用于模拟的模型和用于综合的模型有差别。 (4) 为综合而写的代码可以进行模拟，但不是所有为模拟而写的代码可以用来综合。 (5) 应大致了解综合软件的工作原理。目前常用的综合软件有Synplicity公司的 Synplify 和Synplify Pro软件， Synopsys 公司的FPGA Express软件， Mentor公司的 Leonardo Spectrum 软件，Xilinx 公司的XST(Xilinx Synthesis Technology)软件。 (6) 将VHDL和CPLD 、FPGA 的学习结合起来。 (7) 应基本熟悉CPLD、 FPGA 器件的逻辑资源。 第二章 基本的VHDL模型 设计实体(design entity) 设计实体是VHDL中的基本单元和最重要的抽象。它可以代表整个系统、一块电路板、一个芯片、一个单元或一个门电路。它可以代表如微处理器那样复杂的电路，也可以代表如单个逻辑门那样简单的电路，对于设计实体可以代表什么几乎没有什么限制。 设计实体： 实体说明 (e