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第二讲Verilog基础知识
第2讲 Verilog基础知识;内容提纲;一、基本词法;;模块基本结构;;;;;;;;;;;;;举例 ;实数及其表示;字符串与字符串变量;说明;举例;命名规则; 书写规范建议;;;;二、数据类型;线网型;;举例;寄存器类型;寄存器类型;;应用说明;;举例;参数型;数组;举例;;三、运算符;运算符分类;运算符的优先级;1.算术运算符;2.位运算符;~：按位取反运算 ＆：按位与运算 0＆x 1＆x |：按位或运算 0|x： 1|x： ^：按位异或运算 0 ^x 1 ^x ~ ^（ ^ ~）：按位同或运算 ;;举例;3.缩位运算符;4 逻辑运算符;真值表;举例;5 关系运算符;注意算式的优先级关系;6.相等与全等运算符;全等与不全等运算符;;7.逻辑移位运算符;举例; end Endmodule 模拟结果显示：before shift is 1011,after shift is 1100 ;8.位拼接运算符;举例：;9.条件运算符;;10.关于位宽;例改正： module adder (…); wire[7:0]a,b,sum; assign sum =0+a+b1; … endmodule ; 算术表达式结果的长度由最长的操作数决定。在赋值语句下，算术操作结果的长度由操作符左端目标长度决定。考虑如下实例： reg [3:0] Arc, Bar, Crt; reg [5:0] Frx; . . . Arc = Bar + Crt; Frx = Bar + Crt; 第一个加的结果长度由Bar ，Crt 和A rc 长度决定，长度为4 位。 第二个加法操作的长度同样由Frx 的长度决定（Frx 、Bat 和Crt 中的最长长度），长度为6 位。 在第一个赋值中，加法操作的溢出部分被丢弃；而在第二个赋值中，任何溢出的位存储在结果位Frx [ 4 ]中。;在较大的表达式中，中间结果的长度如何确定？在Verilog HDL 中定义了如下规则：表达式中的所有中间结果应取最大操作数的长度（赋值时，此规则也包括左端目）。考虑另一个实例： wire [4:1] Box, Drt; wire [5:1] Cfg; wire [6:1] Peg; wire [8:1] Adt; . . . assign Adt = (Box + Cfg) + (Drt + Peg) ; 表达式右端的操作数最长为6 ，但是将左端包含在内时，最大长度为8 。所以所有的加操作使 用8 位进行。例如：Box 和Cfg 相加的结果长度为8 位。;小结
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