verilog第2章简单的verilog模块.pptVIP

第二讲 Verilog语法的基本概念;Verilog HDL是一种用于数字逻辑电路设计的语言: -用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。 - Verilog HDL 既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种：;Verilog的建模级别;可综合的 Verilog HDL 模型;Verilog的功能;2.2 模块的基本概念;例2.1;例2.2;例2.3;/*一个名为adder的三位加法器的例子。*/ module adder ( count,sum,a,b,cin ); //模块定义开始 input [2:0] a,b; //输入信号定义 input cin; //输出信号定义 output count; //输出信号定义 output [2:0] sum; //输出信号定义 assign {count,sum} = a + b + cin; //模块功能描述 endmodule //模块定义结束;例2.5比较器 module compare ( equal,a,b ); output equal; //声明输出信号equal input [1:0] a,b; //声明输入信号a,b /*如果a、b 两个输入信号相等,输出为1，否则为0*/ assign equal=（a==b）？1：0; endmodule 这个程序描述了一个比较器.在这个程序中 ,/*........*/和//.........表示注释部分,注 释只是为了方便程序员理解程序,对编译是不起 作用的。 ;例2.6 三态门 module trist1(out,in,enable); output out; input in, enable; mytri tri_inst(out,in,enable); //调用由mytri模块定义的 实例 元件tri_inst endmodule module mytri(out,in,enable); output out; input in, enable; assign out = enable? in : bz; endmodule;例2.7 三态门;module sample( q, a, b, sel, clk, resetn );　 // 模块定义　　input　　a, b, sel, clk, resetn;　　　　 // 输入信号定义　　output　 q;　　　　　　　　　　 // 输出信号定义　　wire　 　c;　　　　　　　　　 // 模块内信号线的定义　　reg　　 q;　　　　　　　　　 // 输出端子数型定义　always @( posedge clk or negedge resetn ) begin // 非同步复位的F/F　　　 if( resetn == 1‘b0 )　　　　 q = 1’b0;　　　 else　　　　 q = c;　　 end　assign　c = ( sel )? a: b;　　　　　　// 选择逻辑组合 endmodule ;一个设计是由一个个模块构成的。一个模块的设计如下： 1 模块内容是嵌套在module和endmodule两个语句之间。每个模块实现特定的功能，模块是可以进行层次嵌套的。正因为如此,才可以将大型的数字电路设计分割成不同的小模块来实现特定的功能,最后通过顶层模块调用子模块来实现整体功能。 2 每个模块要进行端口定义,并说明输入输出口,然后对模块的 功能进行行为逻辑描述。 模块的端口定义部分：如上例： module addr（a，b，cin，count，sum）