粤嵌基于微处理器的嵌入式配置模式.docVIP

　 　粤嵌：基于微处理器的嵌入式配置模式 　　可编程逻辑器件(PLD)广泛应用在各种电路设计中。基于查找表技术、SRAM工艺的大规模PLD/FPGA，密度高且触发器多，适用于复杂的时序逻辑，如数字信号处理和各种算法的设计。类器件使用SRAM单元存储配置数据。配置数据决定了PLD内部互连和功能，改变配置数据，也就改变了器件的逻辑功能。SRAM编程时间短，为系统动态改变PLD的逻辑功能创造了条件。但由于SRAM的数据易失的，配置数据必须保存在PLD器件以外的非易失存储器内，才能实现在线可重配置(ICR)。 　　1在应用配置(动态配置) 　　同一设备在实现不同的应用时，要求FPGA实现不同的功能。如手持多媒体设备，可拍摄分辨率较高的静止图像照，采用JPEG2000压缩，也可传送活动图像，采用H.263，H.264/AVC等。单纯使用软件实现速度慢，需要对算法进行精细的优化;而使用硬件实现则速度快，但灵活???差。为此，采用微处理器和FPGA相结合来实现手持多媒体终端，微处理器实现程序控制，FPGA实现大量的规则运算。此外，手持设备的某些应用(如静止图像和活动视频压缩)可能并不同时实现。若在一片FPGA同时实现这些功能，不仅布线复杂，功能难以实现，而且需要更大规模的FPGA。若使用不同的配置数据进行配置，使FPGA在不同时刻实现不同的功能，则FPGA的容量可以显着降低，从而降低设备的体积、功耗及成本。 　 　　使用在应用配置时，首先把应用分集，可能同时运行的应用分成一组，耗时的规则运算由FPGA实现，其它由微处理器实现。把一个FPGA芯片的多个配置文件连续地存放在系统存储器中，在程序执行时，微处理器把对应特定应用的配置数据装载到FPGA中并完成初始化，在FPGA进入用户模式后就能实现特定的功能了。这种方法可以采用更小规模的FPGA，不必使用专用的昂贵配置芯片(如ALTERA的EPC1、EPC2等)来存储配置数据，因而可显着地节省系统成本。 　　ALTERASRAM工艺的FPGA配置方式主要分为两大类：主动配置和被动配置。主动配置方式由PLD器件引导配置操作过程，它控制着外部存储器和初始化过程;而被动配置方式则由外部计算机或控制器控制配置过程。根据数据线的多少又可以将PLD器件配置方式分为并行配置和串行配置两大类。下面以ALTERAAPEX20KC系列器件为例，介绍两种在微处理器系统里连接简单且使用方便的配置方式：被动串行配置和被动并行异步配置。 　　2被动串行配置(PS) 　　被动串行配置的主要配置引脚如下： 　　nSTATUS:命令状态下为器件的状态输出。加电后，FPGA立即驱动该引脚到低电位，然后在5μs内释放它。NSTATUS经过10kΩ电阻上拉到Vcc，如果配置中发生错误，FPGA将其拉低。在配置或者初始化时，若配置电路将nSTATUS拉低，FPGA进入错误状态。 　　NCONFIG:配置控制输入。低电位使器件复位，由低到高的电位跳变启动配置。 　　CONF_DONF：双向漏极开路;在配置前和配置期间为状态输出，FPGA将其驱动为低。所有配置数据无错误接收并且初始化时钟周期开始后，FPGA将其置为三态，由于有上拉电阻，所以将其变为高电平，表示配置成功。在配置结束且初始化开始时，CONF_DONE为状态输入：若配置电路驱动该管脚到低，则推迟初始化工作;输入高电位则引导器件执行初始化过程并进入用户状态。 　　DCLK：时钟输入，为外部数据源提供时钟。 　　nCE:FPGA器件使能输入。nCE为低时，使能配置过程。单片配置时，nCE必须始终为低。 　　nCEO:输出(专用于多片器件)。FPGA配置完成后，输出为低。在多片级联配置时，驱动下一片的nCE端。 　　DATA0：数据输入，在DATA0引脚上的一位配置数据。 　　PORSEL：专用输入，用来设置上电复位(POR)的延时时间。 　　 　　nIO_PULLUP:输入。低电平时，在配置前和配置期间使能内部弱的上拉电阻，将用户管脚拉至VCCIO。 　　几乎所有ALTERAFPGA器件都支持被动串行配置。被动串行配置的是序图如图1所示，在这种配置方式中没有握手信号，配置时钟的工作频率必须在器件允许的范围，最低频率没有限制。为了开始配置，配置管脚和JTAG管脚所在的bank的VCCINT、VCCIO必需供电。FPGA上电后进入复位状态。nCONFIG被置为低电平，使FPGA进入复位状态;nCONFIG由低到高的电位跳变启动配置过程。整个配置包括三个阶段：复位、配置和初始化。当nSTATUS或者nCONFIG为低电平时，器件脱离复位状态，并且释放漏极开路的nSTATUS管脚。在nSTATUS释放后，被外部电阻拉高，这时nSTATUS和nCONFIG同时为高电平