电子第6章 触发器和时序逻辑电路试题.ppt

第6章 触发器和时序逻辑电路 第一节 双稳态触发器 第二节　时序逻辑电路的分析 第三节　寄存器 第四节　计数器 第五节　555定时器及应用 电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。 时序逻辑电路的特点： 下面介绍双稳态触发器，它是构成时序电路的基本逻辑单元。 第一节 双稳态触发器 两互补输出端 两输入端 反馈线 基本 R－S 触发器 触发器输出与输入的逻辑关系 设触发器原态为“1”态。 1 0 1 0 设原态为“0”态 1 1 0 触发器保持“0”态不变 复位 0 设原态为“0”态 1 1 0 0 设原态为“1”态 0 0 1 触发器保持“1”态不变 置位 1 设原态为“0”态 0 0 1 1 设原态为“1”态 0 0 1 触发器保持“1”态不变 1 1 0 若G1先翻转，则触发器为“0”态 “1”态 若先翻转 基本 R－S 触发器状态表 逻辑符号 一. 可控 RS 触发器 基本R-S触发器 导引电路 时钟脉冲 钟控双稳态触发器 当C=0时 0 R，S 输入状态 不起作用。 触发器状态不变 当 C = 1 时 1 打开 触发器状态由R，S 输入状态决定。 打开 当 C = 1 时 1 打开 (1) S=0, R=0 触发器状态由R，S 输入状态决定。 打开 1 1 0 (2) S = 0, R= 1 (3) S =1, R= 0 1 Q=1 Q=0 (4) S =1, R= 1 可控RS状态表 C高电平时触发器状态由R、S确定 逻辑符号 例：画出可控 R－S 触发器的输出波形 可控 R－S状态表 C高电平时触发器状态由R、S确定 存在问题： 1.存在不定状态 2.时钟脉冲不能过宽，否则出现空翻现象，即在一个时钟脉冲期间触发器翻转一次以上。 克服办法：采用 JK 触发器或 D 触发器 电路结构 从触发器 主触发器 反馈线 二、JK 触发器 JK触发器的逻辑功能 Qn 1 0 0 1 1 1 0 0 0 1 (保持功能) (置“0”功能) (置“1”功能) (计数功能) C下降沿触发翻转 例：JK 触发器工作波形 三、D 触发器 1. 电路结构 维持阻塞型 特点： 在 CP = 1 期 间，即使输入信 号变化，输出状 态不会改变，只 有等下一个 CP ＝1，输出状态 由输入信号决定。 上升沿触 发翻转 C上升沿前接收信号，上降沿时触发器翻转，（ 其Q的状态与D状态一致；但Q的状态总比D的状态变化晚一步，即Qn+1 =D；上升沿后输入 D不再起作用，触发器状态保持。 即(不会空翻) 结论： 例：D 触发器工作波形图 四、触发器逻辑功能的转换 1. 将JK触发器转换为 D 触发器 仍为下降沿 触发翻转 2. 将JK触发器转换为 T 触发器 当J=K时，两触发器状态相同 3. 将 D 触发器转换为 T´触发器 即要求来一个C， 触发器就翻转一次。 第四、二节 计数器及时序逻辑电路分析 计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。 二进制计数器 按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成 n位二进制计数器，需用 n个具有计数功能的触发器。 1. 异步二进制加法计数器 异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。 二 进 制 数 Q2 Q1 Q0 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0 脉冲数 (C) 二进制加法计数器状态表 从状态表可看出： 最低位触发器来 一个脉冲就翻转 一次，每个触发 器由 1变为 0 时， 要产生进位信号, 这个进位信号应