HDL设计数字UART中英文翻译.docVIP

译文 基于FPGA的串控制器设计Thomas Oelsner QuickLogic Europe 应用注释：QAN20 简介 图1 通用异步串行收发器 通用异步串行收发器的特点 是否具有 全双工操作 标准UART数据帧格式 偶校验或奇校验模式 奇偶错误校验 帧错误校验 溢出错误校验 数据接收准备中断 数据发送准备中断 是 是 是 是 是 是 是 是 表 UART功能概述 UART的功能概况 UART的基本功能概况见下。发送寄存器、发送移位寄存器以及发送控制逻辑模块”txmix”中。右边接收移位寄存器、接收寄存器和接收控制逻辑模块，”rxmix”中。这两个模块有单独的输入和输出的控制线路只有双向的数据总线、主时钟和复位线共享。 顶层UART系统的I/O功能描述 类型 描 述 mclkx16 输入 用于主控时钟波特率的生产。 reset 输入 主复位输入信号。 parityerr 输出 表明被检测的数据帧有无奇偶校验错误。校验编码可以基于偶数或奇数模式。 framingerr 输出 表明从rx输入的数据串是否符合如图2所示的UART数据帧格式。 overrun 输出 表明接收模块准备接收新数据是，模块中仍然有数据未读取。 rxrdy 输出 表明接收模块已经接收新数据，并准备读取。 txrdy 输出 表明数据已准备好加载到发送模块。 read 输入 低电平有效的读选通信号，用于从接收模块中读取数据。 write 输入 低电平有效的写选通信号，用于将数据写入发送模块。 data[7:0] 输入 双向数据总线。数据通过该总线进行发送或接收。 tx 输出 发送模块串行输出。复位或闲置时为高电平。 rx 输入 接收模块串行输入。复位或闲置时为高电平。 表 3 UART的I\O接口 UART的标准数据格式 图3 UART数据帧格式 图3UART的串行数据格式，在串行数据帧中包含8位数据位以及编码比特的信息。在连续传输线路之间，传输线路处于高电平。传输从低位的起始比特开始，接下来的是8比特的数据信息，低位对于后边高位有重要的作用。然后是1比特的奇偶校验位，对之前的8比特的数据位进行奇偶校验。奇偶校验位由奇校验或偶校验的形式进行编码。奇偶校验位之后是高位停止比特，标志数据帧的结束。 UART时序图 下面显示了数据是如何写入发送寄存器并如何加载给发送移位寄存器，在波特率时钟上升沿时如何传输到端进行输出的。 下图显示了数据如何从端输入写入接收移位寄存器并加载到接收寄存器。最后接收模块发出标志位。 发送模块 主控时钟称为mclkx16，被分频成等于mclkx16/16的称为txclk的时钟频率。数据以并行的形式写入模块，而按照波特率时钟的频率以串行的形式从tx端输出。从tx端输出的数据按照图3所示的UART数据帧格式发送。 图6 发送模块 符号 类型 描 述 mclkx16 输入 用于生成主控时钟波特率。 reset 输入 主复位输入信号 write 输入 低电平有效的写选通信号，将数据写入发送模块。 data[7:0] 输入 数据传输是通过数据总线写入发送模块。在写选通脉冲的上升沿,数据总线的内容锁定在一个内部的发送寄存器。 tx 输出 串行数据输出。串行数据帧通过这个端口发送，当复位或闲置时，tx保持高电平。 txrdy 输出 表明数据锁存到发送寄存器，同时加载到发送移位寄存器，“发送寄存器”准备好接收新数据。 符号 类型 内部标志或信号的描述 thr reg[7:0] 8位发送寄存器，用于锁存发送模块接收到的数据。 tsr reg[7:0] 8位发送移位寄存器，发送模块的数据通过此输。 paritymode wire 奇偶校验模式位表明了发送模块进行奇偶校验的模式。值为1”时，为奇校验，为0”时，偶校验。 txparity reg 输出奇偶校验的结果。 tag1,tag2 reg 此标志位表明发送模块的状态。 txclk reg 波特率时钟，根据时钟频率将数据通过tx输出。 txdone wire 表明一个数据串发送完成。 txdatardy reg 表明发送寄存器已锁存新数据，准备好进行发送。 paritycycle wire 表明tx输出端接收到txparity的值时，发送模块的状态。 cnt reg[3:0] 暂存器，用于将clkx16时钟分频为txclk时钟。 发送模块的行为描述 发送等待新的数据来写入模块，新的数据在发送初始化后发送。以并行形式写入模块的数据转换成串行的形式并由tx端输出。当没有传输序列的时候, tx端输出高电平。 发送模块的实现 用Verilog语言声明模块端口，这里定义的信号，是