Quartus II入门篇(基本操作).pptVIP

Assignments→Settings完成大部分设置 pin planner中,符号分为以下几类: 1. 圆形标记 表示普通用户IO引脚,可以由用户随意使用. 2. 三角标记 这类表示电源, 正三角表示VCC, 倒三角表示GND, 三角内部的O表示IO引脚电源, I表示内核电源. 3.正方形标记 标记内部有时钟沿的符号,表示全局时钟引脚. 全局时钟引脚是专门针对时序进行优化过的引脚, 从此处输入的时钟信号作为全局时钟时, 各部分的同步性比较好. 而普通IO口输入的时钟信号则不能保证流经各处后信号的同步性. 4.五边形标记 有4个,内部分别有字母 M K I O ,分别表示JTAG接口的4个引脚 TMS——测试模式选择，TMS用来设置JTAG口处于某种特定的测试模式。 TCK——测试时钟输入； 　　TDI——测试数据输入，数据通过TDI输入JTAG口; TDO——测试数据输出，数据通过TDO从JTAG口输出； 在pin planner的view选项中有个pin Legend，可以查到各种符号标识的含义，管脚的分配一定要注意是否该管脚已被使用，尤其是CLK Assignments→pin planner(管脚分配) 需对未使用的管脚设置，以防警告 Assignments→Device→Device and Pin Options→Unused Pins→As input tri-stated 一个工程实例Verilog_ex2 工程文件Verilog_ex2的路径：C:\Users\Administrator\FPGA_workspace，注意不能有中文。 仿真：（1）下载安装ModelSim-Altera或ModelSim，然后确定路径Tools → Options→ General→ EDA Tool Options；（2）Processing→start→start Test Bench Template Writer会在“simulation”的“modelsim”文件夹下得到.vt的一个文件，编写得到Test Bench ；（3）Assignments→Settings→Simulation→Test Benches → New（按下图设置）；（4）Tools→Run EDA Simulation Tool→EDA RTL Simulation； 例化顶层文件名 一个工程实例Verilog_ex2 时序约束：点击 会新建.sdc文件，这种文件可以编写一些脚本，进行时序约束。 依次点击 ，当点击Read SDC File后， 可以点击Constrains 会有很多约束选项，用户也可以通过编写脚本，自定义时序约束。 eg: creat clk 最后点击Write SDC File 如果时序约束条件未达成会在Critical Warning中警告 设计完以后，需要管脚分配，可以Assignments→pin planner(管脚分配)将管脚直接拖动到芯片对应管脚分布图的标识上，也可以直接在Location上直接输入管脚名。 当所有工作完成以后可以点击 下载程序，或者点 击Task下的Program Device。 一个工程实例Verilog_ex2 安装USB-Blaster Win10系统安装usb-blaster驱动时出现文件的哈希值不在指定的目录文件中解决办法: /content-8782476.html 1. Windows Key + R （快捷键win+R打开运行命令） 2. Enter shutdown.exe /r /o /f /t 00 (运行输入 shutdown.exe /r /o /f /t 00) 3. Click the “OK” button （确定） 4. System will restart to a “Choose an option” screen（进入选择重启后操作的界面） 5. Select “Troubleshoot” from “Choose an option” screen（点击疑难解答） 6. Select “ADVanced options” from “Troubleshoot”screen （高级选项） 7. Select “Windows Startup Settings” from “Advanced options” screen（windows开机设置） 8. Click “Restart” button （重启） 9. System will restart to “Advanced Boot Options” scree