位进制频率计设计.docVIP

目 录 二、 课程设计题目 1 三、 课程设计目的 1 四、 课程设计所用器材 1 五、 设计原理 1 六、 功能模块 2 1、分频模块 2 1）五分频器： 2 2）十分频器： 2 2、四选一多路选择器： 3 3、控制模块： 4 4、计数模块 4 5、译码模块 5 6、锁存模块： 6 7、总电路例化程序： 6 六、 各功能模块仿真图 9 1、 分频器 9 1）5分频 9 2）10分频 10 2、四选一多路选择器 10 3、控制器 10 4、计数器 11 5、译码器 11 6、锁存器 11 7、总电路RTL图 12 七、 实验结果硬件显示图 12 1、程序加载完成示意图： 12 2、 未经分频器的频率硬件图（50KHZ） 12 3、 经5分频器的频率硬件图（10KHZ） 13 4、 经10分频器的频率硬件图（5KHZ） 13 5、 经50分频器的频率硬件图（1KHZ） 13 八、课程设计总结 14 九、 参考文献 15 一、 二、 课程设计题目 8位十进制频率计设计 三、 课程设计目的 1.设计8位十进制频率计设计。 2.学习较复杂的数字系统设计方法。 3.学习巩固VHDL元件例化语句的使用。 4.熟练掌握和应用QUARTUS软件的使用。 5.学习和使用Altrea DE2-115 实验箱。 6.巩固和加深对“EDA技术”、“数字电子技术”的基本知识的理解。 四、 课程设计所用器材 1、装有QuartusII软件的计算机一台。 2、芯片：使用altera公司生产的EP4CE115F29C7。 3、EDA实验箱套装一套。 五、 设计原理 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这清0个信号可以由一个测频控制信号发生器TESTCTL产生，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的EN使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。 图（1）原理图 六、 功能模块 1、分频模块 1）五分频器： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity DIV5 is port(clkk : in std_logic; k_or,k1,k2: out std_logic ); end entity DIV5; architecture bhv of DIV5 is signal c1,c2: std_logic_vector(2 downto 0); signal m1,m2: std_logic; begin process(clkk,c1) begin if rising_edge(clkk) then if(c1=100) then c1=000; else c1=c1+1; end if; if(c1=001) then m1=not m1; elsif(c1=011) then m1=not m1; end if; end if; end process; process(clkk,c2) begin if falling_edge(clkk) then if(c2=100) then c2=000; else c2=c2+1; end if; if(c2=001) then m2=not m2; elsif(c2=011) then m2=not m2; end if; end if; end process; k1=m1; k2=m2;k_or=m1 or m2; end architecture bhv; 2）十分频器： library ieee; use ieee.std_logic_1164.all; use