1-北京大学微处理器研究开发中心.ppt

2011年2月28日;;完成任务的时间 (执行时间) 执行时间(execution time), 响应时间(response time), 延迟(latency) 单位时间(每天、小时、星期、秒、纳秒…等等)内完成的任务数量(性能) 吞吐率(throughput), 带宽(bandwidth) ;“X 比 Y 快 n 倍” (“ X is n times faster than Y” ) 是指 ;影响CPU性能的几个方面;选择基准程序集（Benchmark Sets）;SPEC: System Performance Evaluation Cooperative;1989年，第一版; 10 个程序, 用单一数值来总结性能 (6Fp+4Int), 相对于VAX 11/780 其中有一个程序: 99%的时间耗费在该程序的单一一行代码上 新型前端编译器可以非常显著地改进它的性能;SPEC95;如何总结性能;为什么对规格化数值要进行几何平均？;性能评测;;;功耗问题——能耗有效性;功耗问题;性能成本比 Cost/PerformanceWhat is Relationship of Cost to Price?;人是如何思考(Thinking)的？;现代计算机的理论基础;数字逻辑基础回顾;有穷状态自动机;;冯诺依曼结构-存储程序的概念;存储程序的概念;计算机的简单模型IAS;微程序控制器;复习 指令系统、流水线、Cache;典型 RISC;例如: MIPS;;串行洗衣店;流水技术性质;;;计算机设计的法则;流水线冒险(Pipeline Hazards) 结构冒险(structural hazards): 试图同时以两种不同的方式使用同一资源； 原因：硬件无法支持同时重叠执行的所有可能的指令组合 数据冒险(data hazards): 在产生数据之前,就试图使用它们 原因：流水线中的重叠执行的指令依赖于前面指令的结果 控制冒险(control hazards):在判定转移条件之前，就试图决策转移方向 原因：可能改变PC的指令的流水;;;;;; Figure 3.9, page 147;;InstrI followed by InstrJ Write After Read (WAR，先读后写相关、读后写相关) InstrJ tries to write operand before InstrI reads i Gets wrong operand Called an “anti-dependence” by compiler writers.This results from reuse of the name “r1”. Can’t happen in DLX 5 stage pipeline because: All instructions take 5 stages, and Reads are always in stage 2, and Writes are always in stage 5;InstrI followed by InstrJ Write After Write (WAW,写后写相关) InstrJ tries to write operand before InstrI writes it Leaves wrong result ( InstrI not InstrJ ) Called an “output dependence” by compiler writersThis also results from the reuse of name “r1”. Can‘t happen in DLX 5 stage pipeline because: All instructions take 5 stages, and Writes are always in stage 5 Will see WAR and WAW in later more complicated pipes; 从某流水段向其他流水段前递(forward)结果;Figure 3.12 Page 153;A=B+C;Figure 3.20, Page 161;控制冒险;3级暂停转移的控制冒险;转移暂停的影响;控制冒险;Figure 3.24, Page 165;Figure 3.25, Page 166;;;;延迟转移;评测不同的转移处理策略;小结 1:;小结 2:;小结3：控制 与 流水;存储层次;微处理器-DRAM 的延迟差距;;局部性原理;存储层次：术语;Cache度量;;;两路组相联Cache;组相联Cache缺点;;Cache的设计空间;存储层次设计