实验1 2选1多路选择器.docVIP

本科学生综合性实验报告 学号 114090315 姓名 李开斌 学院 物电学院 专业、班级 11电子 实验课程名称 电子设计自动化（EDA实验） 教师及职称 罗永道 副教授 开课学期 2013 至 2014 学年 下 学期 填报时间 2014 年 ５ 月 20 日 云南师范大学教务处编印 实验序号 １ 实验名称 数码管扫描显示电路 实验时间 2014年5月20日 实验室 同析楼114 一．实验预习 1.实验目的: 1、了解时序电路设计； 2、熟悉quartus的vhdl文本设计流程全过程，学习简单的组合电路的设计，多层次的电路设计，仿真和硬件测试?。 2．实验原理、实验流程或装置示意图： 在数字电路模块中，作为组合电路，2选1多路选择器具备了简单性、典型性和代表性等诸多特性。本节首先拟以此多路选择器作为一个情景（Episode）电路模块，来考察其对应的VHDL表述与设计，从而引出相关的VHDL基本结构，语句表述、数据规则和语法特点的说明和讨论，使读者能够借此迅速地把握VHDL对于组合电路描述的核心语法和基本设计方法。 ２选１多路选择器（假设此模块的期间名是ｍｕｘ２１ａ）的电路模型或元件器件如图３—１所示。图中，ａ、ｂ是２个数据通道输入端口；ｓ是通道选择信号控制端；ｙ是数据输出端；当ｓ取值分别为０和１时，输出端ｙ将分别输出来自于输入口ａ和ｂ的数据。此选择器对应的逻辑电路如图３－２所示，可以认为是此多路选择器的内部电路结构。 3．实验设备及材料 电脑一台，QuartusII 实验平台，EDA实验箱 4．实验方法步骤及注意事项 实验方法： 打开Ｑuartus ii软件，按照实验步骤，建立VHDL工程。２选１多路选择器模型如下： 注意事项： 在仿真时要先设置仿真功能和生成功能仿真网表。 二．实验内容 1．实验现象与结果 （1）实体表达式如下： ENTRTY　e_name　IS PORT(p_name　：port_m　data_type： ．．． p_name i　：port_m i　 data_type)； END　 ENTRTY　 e_name； 【例３－２】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21a IS PORT ( a, b, s : IN STD_LOGIC ; y : OUT STD_LOGIC ); END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS SIGNAL e : STD_LOGIC ; SIGNAL d : STD_LOGIC ; BEGIN d = a AND (NOT s) ; e = b AND s ; d = d OR e ; END ARCHITECTURE one ; 【例３－３】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21b IS PORT ( a, b, s : IN STD_LOGIC ; y : OUT STD_LOGIC ); END ENTITY mux21b ; ARCHITECTURE one OF mux21b IS BEGIN PROCESS (a, b, s) BEGIN IF s=0 THEN y= a ; ELSE y= b ; END IF ; END PROCESS ; END ARCHITECTURE one ; PROCESS (a, b, s) BEGIN IF s=0 THEN y= a ; ELSE y= b ; END IF ; END PROCESS ; END ARCHITECTURE one ; 电路时序波形如下所示： Symbol 2．对实验现象、实验结果的分析及其结论 首先，仿真结果出现延时，应该将a，b，s的周期增大些，且要保证单位为us，刚开始做实验内容（一）时，文件夹名字与程序中所用的实体名不一致，导致程序运行时无法找到文件夹，无法正常工作，经更改后，正常运行，同时文件夹名字不用汉字和数字，以免出错。每次修改过程都应该注意保存，才能将修改的结果反映到所输出的波形中，刚开始