EDA设计技术教学课件第3章VerilogHDL语言解读.ppt

第3章 Verilog HDL语言;3.1 Verilog HDL的前世今生; ;; ;3.2 标识符与关键字;关键字;3.3注释;注释;简明、准确、清晰的注释行可以增强代码的可读性和可移植性。 在文件的起始部分，应按需注释文件的文件名称、单位名称、日期、作者、所属工程、顶层模块、模块名称及其描述、版权申明、版本及更新记录。;例：文件的起始部分注释文件信息;在模块或语句块的起始部分或关键部分，应明确注释该语句块的相关信息;3.4 格式;缩进对齐;3.5数据类型;网络数据类型;3.5.1 值集合;3.5.2 矢量与标量;例：矢量申明;注意：矢量地址;矢量表示;3.5.3 数组;存储器:寄存器类型的一维数组，用于对只读存储器（ROM）模型、随机存储器（RAM）模型或寄存器类型文件的建模 存储器中的每一个寄存器按唯一地址进行编址，按地址索引号访问数据。 reg [7:0] mema[0:255]; //定义一维存储器 mema //256个存储单元，8位宽度 reg arrayb[7:0][0:255]; //定义二维存储器arrayb //8行256列，共8*256个 //存储单元，1位宽度;3.5.4 参数;3.5.5 字符串;3.5.5 网络类型;3.5.1.1 wire和tri类型;3.5.1.2 trireg类型;3.5.1.3 tri0和tri1类型;3.5.1.4 supply0和supply1类型;3.5.1.5 wand、wor、triand和trior类型;wand和triand、wor和trior的逻辑真值表;3.5.6 变量类型;五种变量类型;3.5.6.1 寄存器类型;3.5.6.2 整型和实数型;3.5.6.3 时间型和实数时间型;3.6 赋值;3.6.1 连续赋值;3.6.1.1 网络申明赋值;3.6.1.2 连续赋值语句;例：采用网络连接的方式对多个网络赋值;3.6.1.3 延时赋值;第二种延时赋值的赋值语句是： wire wireA; //(2) assign #2 wireA = rst; //(14) 语句（2）定义网络wireA，由语句（14）实现2ns延时赋值。 ;第三种延时赋值采用延时申明的间接赋值方法： wire #1 wireB; //(3) assign wireB = rst; //(15) 语句（3）定义网络wireB的同时，也定义该网络的延时值为1个时间单位（1ns），因此语句（15）间接而隐含地进行1ns的延时赋值。;3.6.2 过程赋值;3.7 表达式;3.7.1 操作数;3.7.1.1 常数表达;另一种方式采用固定格式aa…a`sfnn…n设置常量： aa…a指常量的总线宽度，用十进制表示 若aa…a的总线宽度小于设定值的位数，则从nn…n最高位开始用0补齐 若aa…a的总线宽度大于设定值的位数，则从nn…n最高位开始切断多余的位 ;`sf中反引号是书写格式规定的，s表示有符号数，缺省为无符号数（可以用空格代替s） f是常量的权代号，十六进制、十进制、八进制和二进制的权值代号分别为h(hexadecimal)、d(decimal)、o(octal)、b(binary) nn…n是常量的值。;3.7.1.2 参数表达;parameter word_size = 16,memory_size = word_size * 1024; //总线宽度word_size和存储空间memory_size reg[word_size-1:0]ADC1; //定义16位存储单元ADC1 reg [word_size-1:0]ADC2[memory_size-1:0]; //定义一维数组，16*1024个存储单元;3.7.1.3网络表达;3.7.1.4 变量表达;integer intA; reg [15:0] regA; time t1; realtime rt1; intA = -4’d12;// intA默认有符号数，结果是-4 regA = intA / 3;//regA的结果是2的补码，即65532 t1 = 25; //时间变量赋值结果为整数25 rt1 = 2.5; //有符号浮点数;3.7.1.5 位选择及存储器;设存储器的最高位为MSB，最低位为LSB，首行地址为Row0，末行地址为Rown，首列