Verilog4行为描述高级语句教案.pptVIP

并行块 （了解即可） 以关键字fork … join将多条语句封装成块 所有语句并行执行 4.3 过程赋值语句 行为级的赋值语句 必须出现在initial和always结构中 过程赋值语句的左端都必须是reg类型 分为阻塞性赋值和非阻塞性赋值 注意事项 case语句中的每个分支条件必须不同，变量的位宽要严格相等，还要使用明确指定宽度的方式，避免使用“d”等不指明宽度的分支条件。 case语句中的每个分支可以接多条待执行语句，只需要使用begin…end即可 case语句中只能有一个default语句，而且建议使用default，也是为了得到最后综合的电路不会生成锁存器。 简易ALU电路的行为级建模 forever循环 没有条件，永远循环 类似always，但使用在initial里 比较如下两例 在使用函数时，需注意 函数的定义与调用须在一个module模块内。 函数只允许有输入变量且必须至少有一个输入变量，输出变量由函数名本身担任，在定义函数时，需对函数名说明其类型和位宽。 定义函数时，没有端口名列表，但调用函数时，需列出端口名列表，端口名的排序和类型必须与定义时的相一致。这一点与任务相同 函数可以出现在持续赋值assign的右端表达式中。 函数不能调用任务，而任务可以调用别的任务和函数，且调用任务和函数个数不受限制。 任务与函数的比较 4.8 顺序执行与并发执行 两个或更多个“always”过程块、“assign”持续赋值语句、实例元件调用等操作都是同时执行的。 在“always”模块内部，其语句如果是非阻塞赋值，也是并发执行的；而如果是阻塞赋值，则语句是按照指定的顺序执行的，语句的书写顺序对程序的执行结果有着直接的影响。 顺序执行的例子 顺序执行模块1 module serial1(q,a,clk); output q,a; input clk; reg q,a; always @(posedge clk) begin q=~q; a=~q; end endmodule 顺序执行模块2 module serial2(q,a,clk); output q,a; input clk; reg q,a; always@(posedge clk) begin a=~q; q=~q; end endmodule 顺序执行 顺序执行模块1仿真波形图 顺序执行模块2仿真波形图 顺序执行模块1综合结果 顺序执行模块2综合结果 习 题 1 阻塞赋值和非阻塞赋值有什么本质的区别？ 2 用持续赋值语句描述一个4选1数据选择器。 3 用行为语句设计一个8位计数器，每次在时钟的上升沿，计数器加1，当计数器溢出时，自动从零开始重新计数。计数器有同步复位端。 4 设计一个4位移位寄存器。 5 initial语句与always 语句的关键区别是什么？ 6 分别用任务和函数描述一个4选1多路选择器。 7 总结任务和函数的区别。 习 题 8.在Verilog中，哪些操作是并发执行的，哪些操作是顺序执行的？ 9.试编写求补码的Verilog程序，输入是带符号的8位二进制数。 10.试编写两个4位二进制数相减的Verilog程序。 11.有一个比较电路，当输入的一位8421BCD码大于4时，输出为1，否则为0，试编写出Verilog程序。 12.用Verilog设计一个类似74138的译码器电路，用Synplify软件对设计文件进行综合，观察RTL级综合视图和门级综合视图。 实验与设计 1. 4×4矩阵键盘检测电路设计 实验要求：用Verilog描述4×4矩阵键盘检测电路 4×4矩阵键盘电路 2. 计数器设计 实验要求：设计不同占空比的计数器并进行仿真。 （1）对本实验中三个程序进行波形仿真，查看输出波形，比较三个波形的区别，并思考源代码的区别，比较各输出波形的占空比。 （2）在完成以上实验的基础上，设计一个带进位输出的模24分频器，要求进位输出端的高电平持续8个时钟周期，低电平持续16个时钟周期，同时具有复位端，复位端低电平有效，进行波形仿真。 第四讲 行为描述高级语句 ◆ 过程语句（initial、always） ◆ 块语句（begin-end、fork-join） ◆ 赋值语句（assign、=、=） ◆ 条件语句（if-else、case、casez、casex） ◆ 循环语句（for、forever、repeat、while） ◆ 编译指示语句（`define、`include、`ifdef、`else、`endif） ◆ 任务（task）与 函数（function） ◆ 顺序执行与并发执行 Verilo