12第四章时序逻辑电路基础4.2概论.ppt

Your Text 第 4 时序逻辑电路基础 4.1 时序逻辑电路概述 4.2 时序电路记忆单元 4.6 时序可编程逻辑器件 4.4 计数器 4.3 寄存器与移位寄存器 4.5 随机存取存储器 为提高触发器的可靠性，增强抗干扰能力，希望FF的次态仅仅取决于CLK↓(或↑)到达时 (前瞬间) 的输入状态，而与此前和此后的输入状态无关。 二 、边沿触发器 边沿触发器分类： 正边沿触发器 上升沿有效触发 下降沿有效触发 只在CP上升沿到来时接受输入信号，其它时刻触发器保持状态不变。 负边沿触发器 只在CP下降沿到来时接受输入信号，其它时刻触发器保持状态不变。 以符号“”表示边沿触发器 主锁存器与从锁存器结构相同 电路结构 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 1. 边沿D触发器 工作原理 TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 1. 边沿D触发器 2. 工作原理 (2) CP由0跳变到1 : =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开——从锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 1. 边沿D触发器 74HC/HCT74 中D触发器的逻辑图 1. 边沿D触发器 上升沿触发D触发器 下降沿触发D触发器。 逻辑符号 0 0 1 1 0 0 0 1 1 0 1 1 Qn+1 D Q Qn+1 = D 边沿D触发器逻辑功能与D锁存器相同。 1D C1 D CP Q 状态改变只发生在CP的上升沿或下降沿。 1D C1 D CP Q 逻辑功能 特征方程 特性表 1. 边沿D触发器 带异步复位、置位端的上升沿触发D触发器 D CP 1 D R S C 1 Q ——异步置位端 ——异步复位端 =1时，Q直接置1 =1时，Q直接置0 0 禁 止 1 Φ Φ 1 0 Φ Φ 0 0 Φ Φ 1 1 1 1 1 0 1 1 0 Φ 1 0 0 1 1 0 0 1 和 的置1和清0作用与时钟脉冲无关。 1. 边沿D触发器 集成边沿D触发器 注意：CC4013的异步输入端RD和SD为高电平有效。 CP上升沿触发 1. 边沿D触发器 74HC/HCT74的功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 国标逻辑符号 74HC/HCT74的逻辑符号和功能表 具有直接置1、直接置0，正边沿触发的D功能触发器 1. 边沿D触发器 CP Q D D CP 1 D R S C 1 Q 例：边沿触发的D触发器，画 Q和 端的波形。 逻辑符号 2. 边沿JK触发器 边沿JK触发器逻辑功能与主从JK触发器相同。 解决了主从JK触发器的一次翻转问题，增强了抗干扰能力。 状态改变只发生在CP的上升沿或下降沿。 逻辑功能 特性表 特征方程 J CP 1 J R S C 1 Q K 1K ——异步置位端 ——异步复位端 下降沿触发 3.状态转换图 翻 转 1 0 0 1 1 1 1 1 置 1 1 1 0 1 0 0 1 1 置 0 0 0 0 1 1 1 0 0 状态不变 0 1 0 1 0 0 0 0 说 明 Qn+1 Qn K J 1.特性表 2.特性方程 5.5.2 JK 触发器 集成边沿JK触发器 ①74LS112为CP下降沿触发。 ②CC4027为CP上升沿触发，且其异步输入端RD和SD为高电平有效。 注意 1J C1 1K Q Q T CP 1T C1 T CP Q Q 1T C1 1 计数脉冲 Q Q 3. T触发器 1 0 T T触发器无定型芯片，将JK FF的JK端并联作为T端即可。 触发器的脉冲工作特性 边沿D触发器的脉冲工作特性示意 CP th tset tpd D Q 建立时间（tset）：输入信号要先于时钟CP信号达到稳定的时间。 保持时间（th）：为保证触发器可靠翻转，输入信号应当保持不变的时间。 延迟时间（tpd）：触发器从CP有效跳变沿到来时刻起到建立稳定的输出状态所需时间。 触发器小结