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硬件工作概述 本节阐述54xx的总体硬件结构，包括CPU、存储器及片内外设。 54xx系列采用了改进的哈佛结构，该结构有8条总线，从而增强DSP的数据处理能力。通过分离程序和数据空间，可同时进行程序指令和数据的存取并提供了高度的并行性。如三次读和一次写操作可在一个周期内完成；带有并行存储的指令及其它特殊的指令，充分用了这一增强型哈佛结构的特性。此外，数据还可以在数据空间和程序空间之间进行传送。并行性还支持一系列功能强劲的算术逻辑及位操作运算。所有这些运算都可在单个机器期内完成。同时，54xx还有包括中断管理、重复操作及功能调用等在内的控制机制。 C54xx总线结构 54xx结构的建立主要围绕着8条16位的总线展开的。这8条总线包括1条程序总线，3条数据总线和4条地址总线。它们的作用是： 1. 程序总线(PB)传送由程序存储器取出的指令操作码及立即数； 2. 3条数据总线(CB、DB和EB)与不同的单元相连，如CPU、数据地址发生逻辑、程序地址发生逻辑、片内外围部件及数据存储器等，其中CB总线和DB总线传送从数据存储器读的数据，EB总线传送被写入存储器的数据； C54xx总线结构（续） 3. 4条地址总线(PAB、CAB、DAB、EAB)传送执行指令所需地址。 54xx利用辅助寄存器算术单元(ARAU0和ARAU1)可在每个周期产生两个数据存储地址。PB总线可将程序空间的操作数据(如共享表格)送至乘法器／加法器，以进行乘法／累加操作；或送至数据空间的目的地址以执行数据移动指令。这一特性与一个机器周期可实现寻址两次的存储器——双操作RAM(Dual Access RAM，DARAM)相结合，支持像FIRS等单周期、3操作数指令的执行。  C54xx总线结构（续） 54x还有供与片内外设器件通信片内双向总线，这一总线通过CPU接口内的总线交换器与DB总线和EB相连。 内部存储器的组织 54X的内部存储器可分为3个独立的空间：程序、数据和和I／O空间。所有的54xx器件都有随机存储器(RAM) 和只读存储器(ROM)。在这些器件中有两类RAM：双操作RAM操作(DARAM)和单操作RAM(SARAM)。54xx还有26个CPU寄存器和外围寄存器，它们映射在数据储存空间。 内部存储器的组织(续) 内部存储器的组织(续) 内部存储器的组织(续) 内部存储器的组织(续) 数据存储空间包含着CPU及芯片外围的存储映射寄存器。这些寄存器位于0数据页，访问非常方便。存储器映射的方法为用于上下文转换的寄存器的存取以及累加器与其它寄存器间的信息传送提供了方便。 中央处理单元(CPU) CPU包括： 1．40位的算术逻辑单元(ALU)；  2．2个40位的累加器；  3．定标移位器； 4．17×17位乘法器； 5．40位加法器； 6．比较选择存储单元(CSSU)； 7．数据地址发生单元； 8．程序地址发生单元。 3．1?? 算术逻辑单元(ALU) 54xx可通过一个40位算术逻辑单元(ALU)和两个40位累加器(累加器A和B)执行二进制补码数学运算，ALU也可执行布尔运算。ALU的输入如下： 1．16位立即数； 2．来自数据存储器的16位字； 3．来自16位暂存寄存器T的16位字； 4．来自数据存储器的两个16位字； 5．来自数据存储器的32位字； 6．来自其中一个40位累加器的40位字。一个40位ALU也可同时作为两个16位ALU，执行两个16位操作。3．2 累加器 累加器A和B用于存储ALU或乘法器／加法器块的输出。它们也可提供ALU的另一个输入，累加器A可作为乘法器／加法器的输入。每个累加器分安全字(39—32位)、高位字(31—16位)、低位字(15—0位)。 系统提供了存储安全位指令，即在数据存储器内存储累加器的高位字和低位字，累加器向数据存储器读出或写入32位字。此外，一个累加器可作为另一个累加器的暂存寄存器。 片内外设 片内外设(续) 片内外设(续) 片内外设(续) 串行口54xx的串行口随器件而异，但同步、缓冲、分时复用3类串行口较具代表性。 串行口(续) 串行口(续) 串行口(续) IEEE标准1149．1扫描逻辑电路 硬件电路设计 硬件电路设计(续) 硬件电路设计(续) 硬件电路设计(续) 硬件电路设计(续) 硬件电路设计(续) 硬件电路设计(续) 硬件电路设计(续) 硬件电路设计(续) 硬件电路设计(续) 硬件电路设计(续) 硬件电路设计(续) 硬件电路设计(续) 硬件电路设计