控制信号产生电路的设计控制号产生电路的设计控制信号产生电路的设计控制信号产生电路的设计.docVIP

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2017-03-18 发布于贵州
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控制信号产生电路的设计 module controlls(clk1hz,enable,clear); input clk1hz; output enable,clear; reg enable,clear; reg clk2div; always @(posedge clk1hz) begin enable= ~enable; end always @(clk1hz or enable) begin if((clk1hz==0)(enable==0) ) clear = 1; else clear =0; end endmodule 十进制计数器 module count10(fclkin,enable,rst,data,carry); input fclkin,enable,rst; output carry; output [3:0] data; reg [3:0] data; reg carry; always @(posedge fclkin or posedge rst) begin if (rst) begin data =4b0000; carry = 1b0; end else if (enable) begin if(data 4b1001) begin data = data +1b1; end if (data == 4b1001) begin carry = 1b1; data = 4b0000; end else carry = 1b0; end else begin carry = 1b0; data = data; end end endmodule 60进制计数器 module count60(clock,rst,countnum); input clock,rst; output [5:0] countnum; reg [5:0] countnum; always @(posedge clock) begin if (rst) countnum = 6b000000; else begin if (countnum ==59) countnum = 6b000000; else countnum = countnum +1b1; end end endmodule 交通灯控制程序 module controller(clk,cnum,startew,startsn, rede,redw,reds,redn,greene,greenw,greens,greenn); input clk; input [5:0] cnum; output startew,startsn; output rede,redw,reds,redn,greene,greenw,greens,greenn; reg startew,startsn; reg rede,redw,reds,redn,greene,greenw,greens,greenn; always @(posedge clk) begin if (cnum == 0) begin startsn = 1b1; startew = 1b0; end else if ((cnum =1) (cnum = 24)) begin startsn =1b0; startew = 1b0; reds = 1b1; redn = 1b1; greene = 1b1; greenw = 1b1; rede = 1b0; redw = 1b0; greens = 1b0; greenn = 1b0; end else if ((cnum 24) (cnum 30)) begin startsn = 1b0; startew = 1b0; reds = 1b1; redn = 1b1;