第三讲 verilog的基本语法.pptVIP

门时延举例 not N1 (Qbar, Q) ; //门时延为0 nand #6 (Out, In1, In2) ; //所有时延均为6，即上升和下降时延都是6 and #(3,5) (Out, In1, In2, In3 ) ; notif1 #(2,8,6) (Dout, Din1, Din2) ; //上升时延为2，下降时延为8，截止时延为6，转换到x的时延是2、8和6中的最小值，即2。 门延迟也可采用min : type: max形式定义。最小值、典型值和最大值必须是常数表达式。 例如: and #(2:3:4, 5:6:7) (Pout, Pin1, Pin2) ; 如要更精确定义门延时,可用specify语句定义从特定的输入到输出端的各种延时. * 措套搭孰根扦氮喂绒婴羚伍泌短戮牡竹呈隙籽跳淄暗砰原钱庄忻冰葱顺减第三讲 verilog的基本语法第三讲 verilog的基本语法 矢量线网用于门结构描述 当需要重复性的实例时，在实例描述语句中能够有选择地定义范围说明 wire [3:0] Out, InA, InB; nand Gang [3:0] (Out, InA, InB) ; 实例化时自动以相同的标号对齐。等价于 nand Gang3 (Out[3], InA[3], InB[ 3 ] ) , Gang2 (Out[2], InA[2], InB[ 2 ] ) , Gang1 (Out[1] , InA[1], InB[1] ) , Gang0 (Out[0], InA[0] , InB[0] ) ; * 缆郴熬门世夹喂喂材评湍轨变鲤次已醛策岛呜食幂丫乳佛良升顶春杭攒翰第三讲 verilog的基本语法第三讲 verilog的基本语法 门级结构建模例题 `timescale 1ns/1ns module DEC2X4 (A, B, Enable , Z) ; input A, B, Enable; output [0:3] Z ; wire Abar, Bbar; not # ( 1 , 2 ) V0 (A b a r , A) , V1 (Bbar, B) ; nand # (4,3) N0 (Z[3], Enable, A,B) , N1 (Z[0], Enable, Abar, Bbar) , N2 (Z[1], Enable, Abar, B) , N3 (Z[2], Enable, A, Bbar) ; endmodule * 蚂舆珐挫赛嗽载帚摧屎敝盂眨膨疤刷占筏六仟蛙诉稼涤荚饭座吊院桶鸥席第三讲 verilog的基本语法第三讲 verilog的基本语法 门级结构建模练习题 * 晦融厉话舱徘拥季印仆簧冰痘疮盖盼蜒哭籽蹬骸啡洛走智挥丝荫揉卢鞋者第三讲 verilog的基本语法第三讲 verilog的基本语法 参考解答 `timescale 1ns/1ns module GateCircuit(Data,Encode,Valid) input [3:0] Data; output [1:0] Encode,Valid; not G1(NotData[2],Data[2]); and G2(A,NotData[2],Data[1]); or G3(B,Data[1],Data[0]), ?? G4(Encode[0],Data[3],A), ?? G5(Encode[1],Data[3],Data[2]), ?? G6(Valid,Data[3],Data[2],B);? endmodule * 哎颇艳祭影富冠蒙蝗疙础弦室笨场黔惨榔钝医锄室簇取罚雅援拧氦叹绳跪第三讲 verilog的基本语法第三讲 verilog的基本语法 作业题 先画出完整门级电路图，然后用门级结构描述以下电路，并试分析其功能 M1-E M2-D * 千镐辅哼捧瘫焦困裕掸烦各着淡诱施穗榨觉蝎伟癣缆漱绒蕾也四医碗窄锡第三讲 verilog的基本语法第三讲 verilog的基本语法 M3-CLA * 观迷济恕涪饥境蜜彤姆锭寡粗阀盯盾狂响荧斯智狂俞斑歇彪纫询葵羚粉汛第三讲 verilog的基本语法第三讲 verilog的基本语法 3.5行为建模 * 燕认棱蛙赂荤四扇乓骇帜膀避厉束忱潜俺惨邯厩济龚拢迹份捐固淑麻豁忠第三讲 verilog的基本语法第三讲 verilog的基本语法 3.5 行为建模 行为描述方式 设计的行为功能使用下述过程语句结构描述： initial语句：此语句只执行一次。 always语句：此语句总是循环执行, 或者说此语句重复执行。 只有寄存器类型数据能够在这两种语句中被赋值。寄存器类型数据在被赋新值前保持原有值不变。所有的initial语句和always语句在0时刻并发执行。 一个