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ARM 处理器内核 简要定义… 议程 ARM7TDMI 处理器内核系列 ARM9TDMI 处理器内核系列 ARM10E处理器内核系列 其他处理器 什么是 ARM7TDMI? ARM7TDMI 是基于 ARM7 内核 3 级流水线---0.9MIPS/MHz 冯.诺依曼架构 CPI(Cycle Per Instruction) 约为1.9 T - Thumb 架构扩展, 提供两个独立的指令集： ARM 指令，均为 32位 Thumb指令，均为 16位 两种运行状态，用来选择哪个指令集被执行 D - 内核具有Debug扩展结构 M - 增强乘法器 (32x8) 支持64位结果. I - EmbeddedICE-RT逻辑---提供片上断点和调试点支持 ARM7TDMI 内核信号 ARM内核信号解释 时钟和时钟控制信号: MCLK:主时钟信号,可以被倍频(如44B0,外频8M,可倍频为40M) ECLK: 向外部输出的时钟信号 nWAIT:总线等待请求信号 nRESET:内核复位信号 ARM内核信号解释 地址类信号: A[31:0]:地址总线,单向传输 nRW: “1”写周期，“０”读周期，突发传送期间不能改变方向 MAS[1:0]:对传送数据的宽度进行编码： ARM内核信号解释 地址类信号: nOPC:用于判断取操作码还是操作数 “１”－操作码，“０”－操作数 nTRANS:用于判断访问来自特权模式还是用户模式 “１”－特权模式，“０”－用户模式 LOCK:用于指示总线上正在进行原子操作 TBIT:用于指明工作状态是ARM还是T状态 “１”－T状态，“０”－ARM状态 ARM内核信号解释 存储器请求信号: nMREQ:存储器请求信号 SEQ:用于与nMREQ一起产生总线周期信号编码 ARM内核信号解释 数据时序信号: D[31:0]:双向数据总线 DIN[31:0]: 单向数据总线 DOUT[31:0]:单向数据总线 ABOUT:用于指明存储器事务完成情况 BL[3:0]:用于内核和不同字宽的存储系统连接 ARM内核信号解释 其它信号: BUSEN:”1”-单向数据总线,”0”-双向数据总线 nENIN: 允许外部系统操纵总线三态 nENOUT:表明处理器正在驱动双向数据总线作为输出 TBE:“０”强制所有三态输出为高阻，测试时使用，不用时接“１” DBE:与ABE组合控制处理器总线变为高阻态 APE:和ALE:用于控制地址产生时序，以便SRAM,DRAM与处理器的连接．APE—”1” 用于DRAM, APE—”0” SRAM ARM7TDMI 方框图 ARM7TDMI 内核 外部地址产生 指令流水线 为增加处理器指令流的速度，ARM7 系列使用3级流水线. 允许多个操作同时处理，比逐条指令执行要快。 PC指向正被取指的指令，而非正在执行的指令 最佳流水线 该例中用6个时钟周期执行了6条指令 所有的操作都在寄存器中（单周期执行） 指令周期数 (CPI) = 1 LDR 流水线举例 该例中，用6周期执行了4条指令 指令周期数 (CPI) = 1.5 分支流水线举例 流水线被阻断 注意:内核运行在ARM状态 中断流水线举例 对齐 存储器访问必须始终适当地保持地址对齐 非对齐地址将产生不可预测的/未定义的结果 用‘Data Abort’ 异常来检测无效的非对齐数据存取 扩展逻辑要求，或使用MMU在 720T, 920T, 926E-S, 1020E 谨防指令读取时出现非对齐 非对齐数据存取能够完成, 但不是用 LDR 使用 LDRB, STRB 传递字节 ARM 存储器接口 顺序周期 (S cycle) (nMREQ,SEQ存储器请求信号) nMREQ = 0, SEQ = 1 ARM 内核要求如下地址转换：地址可以相同，也可以比前一地址大一字或半字 非顺序周期(N cycle) (nMREQ,SEQ存储器请求信号) nMREQ = 0, SEQ = 0 ARM 内核要求如下地址转换： 与前一周期的地址不相关. 内部周期(I cycle) (nMREQ,SEQ存储器请求信号) nMREQ =1, SEQ = 0 ARM 内核不要求地址转换，因为它在完成一个内部功能，不需要取指 协处理寄存器转换周期(C cycle) (nMREQ,SEQ存储器请求信号) nMREQ = 1, SEQ = 1 ARM 内核希望用总线协处理器通信，但不要求存储器系统的任何动作 T标志位的作用 带Ca