第三讲、SOPC设计流程和软硬件协同设计方法.pptVIP

1.基于Altera FPGA的SOPC设计流程及设计工具 SOPC由于硬件和软件都必须自己设计和定制，它与传统的嵌入式系统设计流程不同；在传统的嵌入式系统开发中，其主控芯片一般是专用的集成电路，其结构是固定的，比如ARM系列的4510、44B0X、2410等等，这种控制器的外设已经设计好，而且地址都已经固定，设计人员只要关心PCB设计和软件开发。对于SOPC的开发，设计人员必须同时关注片内硬件逻辑的设计和应用软件的设计。 2.IP Core及其在SOPC中的地位 4. 知识产权核 (IP—— Intellectual Property ) IP是知识产权的简称。IP核的定义：经过预先设计、预先验 证，符合产业界普遍认同的设计规范和设计标准，具有相对独立 功能的电路模块或子系统, 可重用(Reuse)于SoC、SoPC或复杂的 ASIC设计中。 基于FPGA的 IP资源复用 (IP Reuse) IP Reuse不仅仅是应用于ASIC的设计，它对基于FPGA的系统 设计而言更具有举足轻重的地位。目前FPGA在采用IP Reuse方面 已走在市场的前面，其原因有以下几点： FPGA具有极高的灵活性和面市周期短的特点，这使 多项设计的综合迭代过程仅在数小时之内得以完成。 由于FPGA密度达到了百万门甚至千万门，越来越多 的设计师倾向于使用IP核来保持和提高产品的产量。 FPGA的设计成本低廉, 可作为切实可行的生产工具 以及最佳原型设计，从而大大降低了设计门槛。 IP Core 存在形式 IP分为软IP、固IP和硬IP。 软IP是指描述功能块的行为的HDL程序包，它并不涉及用什么电路和电路元件实现这些行为。 固IP是指完成了综合的功能块，有较大的设计深度，以网表的形式提交客户使用。 硬IP提供设计的最终阶段产品：掩膜。 本系统设计的Avalon总线接口的IP和独立接口的IP均为软IP核，他们均以HDL的形式存在。 IP Core的表现形式 HDL语言（VHDL 或 Verilog HDL） 原理图（可移植性差） 网表 符合某种EDA工具的特定格式 IP Core的分类－－SOPC的要素Vs.ASIC 微处理器IP Core 8/16/32/64位，如MicroBlaze、Nois、8051 处理器外设IP Core SDRAM 控制器、LCD 控制器、总线控制器等 DSP算法IP Core FIR滤波器、DES加密、音视频编码和解码等 通信控制器IP Core MAC、Gbit收发器、CAM、协议转换等 其它类型IP Core IP Core设计：编码风格 编码风格（Coding Style）是基于HDL的IP Core源码编写的指导性文档，关系到IP Core的可读性、易于集成性及其质量 编码风格一般包含几个方面的约定：文件头和版本说明、联机注释、命名规则、可综合编码（UCF）等 http://www.IP 3.SOPC设计中的软硬件协同设计 软硬件协同设计定义与主要概念 软硬件协同设计定义 The meeting of system-level objectives by exploiting the trade-offs between hardware and software in a system through their concurrent design 主要概念 Concurrent（并发）: hardware and software developed at the same time on parallel paths Integrated（交互）: interaction between hardware and software developments to produce designs that meet performance criteria and functional specifications 软硬件协同设计定义与主要概念 传统的嵌入式系统设计过程 传统软硬件设计过程的基本特征: 系统在一开始就被划分为软件和硬件两大部分 软件和硬件独立进行开发设计 “Hardware first” approach often adopted 隐含的一些问题: 软硬件之间的相互性能影响很难评估 系统集成相对滞后. 因此: Poor quality designs（设计质量差） Costly modifications（设计修改难） Schedule slippages（研制周期不能有效保障） 软硬件协同设计过程 系统定义（需求分析） 软硬件划分 结构规划 – 处理器类型, 软硬件之间的接口类型, 等. 划分目的 – 满足系统速度