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第9章 大规模集成电路 第 1 节 概述 第 2 节 存储器 第 3 节 可编程逻辑器件（PLD） 第 4 节 在系统可编程器件CPLD和FPGA 通常把一次性编程的（如PROM）称为第一代PLD 把紫外光（UV）擦除的(如EPROM)称为第二代PLD 把电擦除的（如E2PROM）称为第三代PLD 在系统编程（ISP）器件，编程工作直接在目标系统或线路板上进行而不用编程器，称为第四代PLD器件 3．按编程方法分类 （1）掩膜编程 （2） 熔丝或反熔丝编程 （3）浮栅编程 （4） SRAM（静态存储器，又称配置存储器）编程器件 。采用SRAM技术可以方便地装入新的配置数据实现在线重置。Xilinx的FPGA采用了这种技术。 PLD电路表示法 PAL器件 PAL(Programmable Array Logic)器件是20世纪70年代后期由美国MMI公司（Monolithic Memories,Inc.单片存储器公司）推出的可编程逻辑器件。 采用了阵列逻辑技术，既有规则的阵列结构，又能实现灵活多变的逻辑功能，且编程简单，易于实现。 目前它已从处理一般逻辑设计问题的简单器件发展到处理较复杂问题的更先进的器件。 PAL器件概述 与阵列可编程、或阵列固定。 20引脚和24引脚两大系列，还有40（44），80（84）引脚的宏PAL器件。 异步I/O输出结构 或门将7个乘积项相加，通过一个三态缓冲器输出到I/O端。 当第一个与门输出为1时，三态门被选通，或门可以通过缓冲器输出，此时I/O端作为输出端使用，并将输出信号反馈到与阵列； 当第一个与门输出为0时，三态门被禁止，或门与引脚间联系隔断，此时I/O引脚作为输入端用，外信号输入到与阵列。 异或结构 乘积项分成两个和项，并在寄存器型的基础上增加了一个异或门,两个和项经过异或门进行异或（XOR）运算后，在系统时钟的上升沿时存入D触发器，再从Q端经三态缓冲器输出。用这种结构的PAL器件实现二进制计数器很方便。 算术选通反馈结构 反馈信号A和输入信号B进行逻辑运算，产生（A+B）、(A+!B)、(!A+B)和(!A+!B)或运算因子。 PAL器件的特点和缺陷 与SSI、MSI标准产品相比，PAL器件的优缺点： （1）提高了功能密度，节省了空间，提高了速度。 （2）使用方便，提高了设计的灵活性。 （3）通过对加密位进行编程，实现加密功能，可防止非法复制。 （4）时序型PAL器件在接通电源时可自动将各触发器置0，保证电路从起始状态开始使用，即具有上电复位功能。 （1）PAL器件采用熔丝工艺，只能一次性编程，不能改写，使用者有一定的风险。 （2）PAL器件的输出结构固定，不能重新组态，编程灵活性较差。要满足不同的输出结构需求，就得选用不同型号的PAL器件。 ispLSI1016的结构 ispLSI1016是电可擦CMOS器件，其芯片为44引脚的PLCC封装，其中32个I/O引脚，4个专用输入引脚，集成密度为2000门，每片含96个寄存器，引脚到引脚延时为10ns。 全局布线区 (Global Routing Pool——GRP) 全局布线区位于芯片的中央。 作用是可将所有片内逻辑联系在一起。 特点是各输入、输出之间的延迟是恒定的和可预知的。 例如110MHz档次的芯片在带有4个GLB负载时，延迟时间为0.8ns，与输入、输出的位置无关。这个特点使片内互联性臻为完善，使用者可以方便地实现各种复杂的设计。 万能逻辑块 (Generic Logic Block——GLB) 基本的逻辑单元，每边8块，共16块。，它由逻辑阵列、乘积项共享阵列、4个输出逻辑宏单元和控制逻辑组成。  GLB的单项乘积项组态 扭将桃坡俱迹墒情鄙署鹅闻壳嘛你禽处第县率软虱总喜褒缄波玩基探插艳电子技术新课件 第9章 大规模集成电路电子技术新课件 第9章 大规模集成电路 GLB的多模式组态 脆载稽咨壮沽帝厘裙杏快扦记金耶爵住敖未婴最旭遗寝毗遂越壕打呼僧秋电子技术新课件 第9章 大规模集成电路电子技术新课件 第9章 大规模集成电路 阵列的输入共8个GLB的32个输出端，阵列有16个输出端，分别与16个IOC相连。通过对ORP的编程，可以将任一个GLB输出灵活地送到16个I/O端的某一个通过编程，可将一个GLB输出对应4个I/O端，在布线时可以接到任意一个外部管脚上。 输出布线区ORP  （Output Routing Pool） 牙井全制娟叛颁辐朽俭轮总外孵铡狂稽把笆鼻奔连午寂柿颤雁亢姐厉鸳旅电子技术新课件 第9章 大规模集成电路电子技术新课件 第9章 大规模集成电路 16条通向