eda基于FPGA的波形发生器.doc

EDA实验设计报告 题　　目：基于FPGA的波形发生器 作　　者： 学 号： 　 专业年级： 　 指导教师： 摘要：本设计是采用了EDA技术设计的函数信号发生器。此函数信号发生器的实现是基于FPGA语言描述各个波形产生模块，然后在QuartusⅡ软件上实现波形的编译，仿真和下载到Cyclone芯片上。整个系统由波形产生模块、波形选择模块、波形频率控制和波形幅度控制四个部分组成。最后经过QuartusⅡ软件仿真，证明此次设计可以通过波形选择模块的设定来选择波形输出，输出正弦波、方波、三角波等规定波形，并可以通过频率控制和幅度控制改变波形。 关键字：VHDL；QuartusⅡ；Cyclone；函数信号发生器 一、Quartus II软件简介 1.1 Quartus II软件介绍 Quartus II 是Alera公司推出的一款功能强大，兼容性最好的EDA工具软件。该软件界面友好、使用便捷、功能强大，是一个完全集成化的可编程逻辑设计环境，具有开放性、与结构无关、多平台完全集成化丰富的设计库、模块化工具、支持多种硬件描述语言及有多种高级编程语言接口等特点。 Quartus II是Altera公司推出的CPLD/FPGA开发工具，Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片平面布局连线编辑；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。 1.2 Quartus II软件设计流程 打开Quartus II软件。 选择路径。注意：工作目录名不能有中文。 添加设计文件。 选择FPGA器件。Family选择Cyclone，240，8。 建立原理图或用VHDL语言描述设计电路。 对原理图或用VHDL语言进行编译，无误后进行添加信号。 对上述电路进行仿真。 进行管脚分配。 全局编译。 采用JTAG或AS模式进行下载测试。 二．DDS波形发生器理论分析 2.1 DDS原理简介 DDS基本结构 DDS与大多数的数字信号处理技术一样，它的基础仍然是奈圭斯特采样定理。奈圭斯特采样定理是任何模拟信号进行数字化处理的基础，它描述的是一个带限的模拟信号经抽样变成离散值后可不可以由这些离散值恢复原始模拟信号的问题。 奈圭斯特采样定理告诉我们，当抽样频率大于或者等于模拟信号最高频率的两倍时，可以由抽样得到的离散信号无失真地恢复出原始模拟信号。只不过在DDS技术中，这个过程被颠倒过来了。DDS不是对模拟信号进行抽样，而是一个假定抽样过程已经发生且抽样值已经量化完成，如何通过某种方法把已经量化的数值重建原始信号的问题。 DDS电路一般由参考时钟、相位累加器、波形存储器、D/A转换器（DAC）和低通滤波器（LPF）组成[7]。其结构框图如图1-1所示。 图2 DDS基本结构框图 其中，f为参考时钟频率，K为频率控制字，N为相位累加器位数，A为波形存储器位数，D为波形存储器的数据位字长和D/A转换器位数。 DDS系统中的参考时钟通常由一个高稳定度的晶体振荡器来产生，用来作为整个系统各个组成部分的同步时钟。频率控制字（Frequency Control Word，FCW）实际上是二进制编码的相位增量值，它作为相位累加器的输入累加值。相位累加器由加法器和寄存器级联构成，它将寄存器的输出反馈到加法器的输入端实现累加的功能。在每一个时钟脉冲f，相位累加器把频率字K累加一次，累加器的输出相应增加一个步长的相位增量，由此可以看出，相位累加器的输出数据实质上是以K为步长的线性递增序列（在相位累加器产生溢出以前），它反映了合成信号的相位信息。相位累加器的输出与波形存储器的地址线相连，相当于对波形存储器进行查表，这样就可以把存储在波形存储器中的信号抽样值（二进制编码值）查出。在系统时钟脉冲的作用下，相位累加器不停的累加，即不停