chap1CPLDFPGA概述讲义.ppt

9、PLD中的逻辑结构 1) PROM结构 PROM是可编程序只读存储器的简称，它具有一个固定的全解码与门逻辑阵列和一个可编程的或门逻辑阵列。 与阵列为全译码阵列，器件的规模将随着输入信号数量n的增加成2n指数级增长。因此PROM一般只用于数据存储器，不适于实现逻辑函数。 EPROM和EEPROM 用PROM实现组合逻辑电路功能 实现的函数为： 固定连接点 （与） 编程连接点 （或） 2) PLA结构 PLA(Programmable Logic Array)是可编程逻辑阵列的简称,它包含了可编程的与门和或门逻辑阵列,一般采用熔丝结构。它的内部结构在简单PLD中有最高的灵活性。 3) PAL结构 PAL(Programmable Array Logic)是可编程阵列逻辑的简称,它包含有一个可编程的与门逻辑阵列和一个固定的或门逻辑阵列。 与阵列可编程使输入项增多，或阵列固定使器件简化。 或阵列固定明显影响了器件编程的灵活性。 AnBnCn AnBnCn AnBnCn AnBnCn AnBn AnCn BnCn 用PAL实现全加器 逻辑宏单元 OLMC 输出使能选择 反馈信号选择 或门控制选择 输出选择 4) GAL结构 GAL(Generic Array Logic)是通用阵列逻辑的简称。 GAL器件与PAL器件的区别在于用可编程的输出逻辑宏单元(OLMC, Output Logic Macro Cell)代替固定的或阵列。可以实现时序电路。 每个OLMC包含或阵列中的一个或门，组成为： 异或门：控制输出信号的极性 D触发器：适合设计时序电路 4个多路选择器 逻辑阵列模块 I/O单元 连线资源 逻辑阵列模块中包含多个宏单元 5) CPLD内部结构（Altera的MAX7000S系列） 基于乘积项的CPLD的基本结构 这种CPLD的结构可分为三块：可编程逻辑阵列(LAB)、可编程连线(PIA)和可编程I/O控制块。 A. 可编程逻辑阵列是器件的基本结构，由若干个可编程逻辑宏单元(Logic Macro Cell,LMC)组成，它实现基本的逻辑功能.LMC内部主要包括与阵列、或阵列、可编程触发器和多路选择器等电路，能独立地配置为时序或组合工作方式。 * a.乘积共享结构 在CPLD的宏单元中，如果输出表达式的与项较多，对应的或门输入端不够用，可以借助可编程开关将同一单元(或其他单元)中的其他或门与之联合起来使用，或者在每个宏单元中提供未使用的乘积项给其他宏单元使用。 * b.多触发器结构 早期可编程器件的每个输出宏单元只有一个触发器，而CPLD的宏单元内部通常含两个或两个以上的触发器，其中只有一个触发器与输出端相连，其余触发器的输出不与输出端相连，但可以通过相应的缓冲电路反馈到与阵列，从而与其他触发器一起构成较复杂的时序电路。 这些不与输出端相连的内部触发器就称为“隐埋”触发器。这种结构可以不增加引脚数目，而增加其内部资源。 c.异步时钟 早期可可编程器件只能实现同步时序电路，在CPLD器件中各触发器的时钟可以异步工作，有些器件中触发器的时钟还可以通过数据选择器或时钟网络进行选择。此外，输出宏单元内触发器的异步清零和异步置位也可以用乘积项进行控制，因而使用更加灵活。 * B. 可编程的I/O单元 CPLD的I/O单元(Input/Output Cell,IOC)是内部信号到I/O引脚的接口部分。 根据器件和功能的不同,各种器件的结构也不相同。由于阵列型器件通常只有少数几个专用输入端，大部分端口均为I/O端，而且系统的输入信号通常需要锁存。因此I/O常作为一个独立单元来处理。 能兼容TTL和CMOS多种接口和电压标准 可配置为输入、输出、双向、集电极开路和三态等形式 能提供适当的驱动电流 降低功耗，防止过冲和减少电源噪声 支持多种接口电压（降低功耗） 1.2～0.5um,5V 0.35um,3.3V 0.25um,internal 2.5V,I/O3.3V 0.18um,internal 1.8V,I/O2.5V and 3.3V c. 可编程连线阵列(PIA) 各逻辑宏单元通过可编程连线阵列接受来自输入端的信号，并将宏单元的信号送至目的地。这种互联机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。 可编程内部连线的作用是在各逻辑宏单元之间以及逻辑宏单元和I/O单元之间提供互联网络。 CPLD中一般采用固定长度的线段来进行连接，因此信号传输的延时是固定的，使得时间性能容易预测。 IOB CLB包含多个逻辑单元 PIC 6) FPGA结构原理 内部结构称为LCA（Logic Cell Array）由三个部分组成： 可编程逻辑块（CLB） 可编程输入输出模块（IOB） 可编程内部连