嵌入式之Verilog电路设计学习指导书.pptVIP

// 四位右移扭环计数器的描述 module huan_1 ( clk, rst, q ) ; input clk,rst ; output [3:0] q ; reg [3:0] q ; always @ ( posedge clk or negedge rst ) if ( ! rst ) q=4’b0000; else begin q = q1 ; q[3] = ~q[0] ; end endmodule * 第二章 基于Verilog HDL的电路设计 第一节 典型组合电路设计实例 第二节 典型时序电路设计实例 第三节 基于有限状态机的设计方法综述 第四节 实用电路设计举例 第一节 典型组合电路设计实例 译码器 译码变量输入端 电路使能端 译码输出端 n ≤2n 1. 译码器 2-4译码器的描述 思考：使能低有效，输出低有效的3-8译码器？ 使能高有效，输出低有效的4-10译码器？ 2. 优先权编码器 优先权编码器 ┇┇ I1 I2 In 待编码信号输入端 优先级 电路使能端 编码有效标志 编码输出 位宽与待编码信号输入端的个数有关 当电路的使能有效时，对当前优先级较高的有效输入端（事件）进行编码，产生相应的编码输出并将编码有效标志置为有效。否则，编码有效标志置为无效。 例：利用if-else分支优先级的特性，实现优先权编码器。 module encode8_3 (none_on , outcode , a , b, c , d , e , f , g ,h ) ; output none_on ; //有无编码输出标志 output [2:0] outcode ; //输入信号优先权编码 input a,b,c,d,e,f,g,h ; //输入信号，高电平有效，h优先级高 reg [3:0] outtemp ; //定义过程块内被赋值向量 assign {none_on , outcode} = outtemp ; //标志，编码拼接输出 always @ (a or b or c or d or e or f or g or h) begin if ( h ) outtemp = 4′b0111 ; //最高优先级 else if ( g ) outtemp = 4′b0110 ; else if ( f ) outtemp = 4′b0101 ; else if ( e ) outtemp = 4′b0100 ; else if ( d ) outtemp = 4′b0011 ; else if ( c ) outtemp = 4′b0010 ; else if ( b ) outtemp = 4′b0001 ; else if ( a ) outtemp = 4′b0000 ; else outtemp = 4′b1000 ; //无编码输出 end endmodule 若增加一个使能信号，应如何描述？ 3. 数据选择器 当电路的使能有效时，将选择控制变量指向的输入数据送到输出端。 数据选择器 ┇┇ D0[m:1] Dn–1[m:1] 选择控制变量 n路输入数据 电路使能端 数据输出端（m位） 例：描述一个4位四选一电路 module sel_4_4_1 (en, in0, in1, in2, in3, sel, out ) ; input en ; input [3:0] in0, in1, in2, in3 ; // 4路4位输入数据 input [2:1] sel ; // 选择控制 output [3:0] out ;