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关于DDR的PCB设计? 贴子发表于：2008/6/13 14:48:06 ? 欢迎参与调查 ? A. 定义：双倍速率SDRAM（ Dual Date Rate SDRAM ， DDRSDRAM）：又简称DDR，由于它在时钟触发沿的上、下沿都能进行数据传输，所以即使在133MHz 的总线频率下的带宽也能达到2.128GB/s。它的地址与其它控制介面与SDRAM 相同，DDR不支持3.3V 电压的LVTTL，而是支持2.5V 的SSTL2 标准B. 关于DDR SDRAMDDR 存储芯片有多种形式，其封装有SOP/BGA/SLOT（插槽）；但原理基本是相同的。1. 信号定义说明信号名功能备注CK/CK# 系统时钟数据输出的参考（差分信号）CKE 时钟使能高电平有效CS# 片选信号RAS#、CAS# 行、列地址锁定信号WE# 写信号BA0、BA1 BANK 地址信号有效A0… ..A12 地址信号DQ0… .DQ15 数据信号DQS0/DQS1 数据闸门信号数据传送时钟DM(DQM) 数据输入输出控制信号VDD/VDDQ 输入输出电源VSS/VSSQ 输入输出GNDVref SSTL_2 参考电压信号分组，我们把它分为三组（1） DDR_A/C(包含Address、Control 信号)（2） DDR_CLK(包含所有的CLK+/-信号)（3） DDR_DQ/DQS(包含Data、Ecc、Dqs、DM 信号); 2. 布局时应注意以下几点：(1)对于DIMMs，匹配电阻应靠近第一个DIMMs 放置对于SOP/BGA，匹配电阻应根据不同的芯片确定放置端，若时钟有加匹配电配，则电阻可靠控制芯片放置；(2)所有的上拉电阻摆放在最后一个DIMMs 之后，每四至六个信号放置一个0.1uf 或者0.22uf 的0603 封装的电容且靠近上拉电阻,对于SOP/BGA 可参照处理；(3)。要保证DDR 芯片有足够的去耦电容，且要有大个的BUCK 电容；(4). 存储芯片尽量靠近控制芯片放置，使得整体布线尽量的短。 3. 布线时应注意以下几点：（1） 间距方面的要求（a） CLK 信号于其它信号保持4：1 的spaceCLK 以差分形式1：1 的space 布线（b） DQ/DQS 信号以3：1 的space 布线，与其它信号保持4：1的space（3：1（即线边缘与线边缘的距离）＝3X 线到相邻地平面的距离），为了绕线方便，我们把DQ/DQS 分为九组，分别为Group0:DQ(0..7)、DQS0、(DM0)Group1:DQ(8..15)、DQS1、(DM1). . .Group7:DQ(56..63)、DQS7、(DM7)Group8:ECC(0..7)、DQS8（c） A/C 信号以3：1 的space 布线，与其它信号保持4：1 的space（2）长度方面的要求应根据客户的设计要求严格处理；4.布线要点（1） CLK 以差分形式布线，抑制共模噪声（2） 同组信号以相同层完成，尽量不换层，同一信号若换层，要有共同的地回流平面，若没有共同地平面需在过孔处加地孔（3） 使用排阻以节省PCB 空间排阻到DIMMs 用表层处理，尽量短、顺畅 ?ecos应用是与硬件平台无关的，虽然开发板没有涉及到SDRAM和DDR，不过，在某些高端平台上使用ecos可能会遇到内存布线问题，为了完整叙述，这里一并给出说明。????????很多人对内存布线感到迷茫，找不到切入点，不知如何下手，其实高速硬件设计的主要任务就是与干扰做斗争，内存布线也不例外。可以这样考虑：内存是做什么用的呢？是用来存储数据的，写入1读出1，写入0读出0，即保证数据访问正确。那么，在什么情况会导致数据访问错误呢？????1、判决错误，0判成1，1判成0。可能参考电平不准(为什么不准？信号线内阻造成的压降)，也可能是加性干扰，或者阻抗不匹配引起信号畸变。????2、时序错误，不满足建立/保持时间，或者采样点相位错误，不在有效信号位置上。触发器需要维持一段时间的能量供给才能正常工作，这个时间就是建立/保持时间。????那么只要解决好这两个问题，保证内存正确访问，你的内存电路就设计成功了。????????有了这个指导思想，内存布线就可以按部就班地完成。不过，不同的RAM类型，虽然目标都是避免判决和时序错误，但实现方法因工作模式不同而有较大差异。????????高速系统一般采用低压信号，电压低，摆幅小，容易提高速度，降低功耗，但这给布线带来了困难，因为低压信号功率受信号线内阻影响大，是电压平方关系，所以要尽量减少内阻，比如使用电平面，多打孔，缩短走线距离，高压传输