ch03-Verilog HDL基础与组合电路建模.pptx

Verilog HDL与FPGA数字系统设计工程学院 信息技术教研室3 Verilog HDL基础语法与组合逻辑电路建模3.1 Verilog HDL基本语法规则3.2 Verilog HDL门级建模3.3 Verilog HDL数据流建模与运算符3.4 组合电路的行为级建模3.5分层次的电路设计方法3.1 Verilog HDL基本语法规则3.1.1 词法规定 3.1.2 逻辑值集合3.1.3 常量及其表示3.1.4 数据类型3.1.1 词法规定 为对数字电路进行描述,Verilog语言规定了一套完整的语法结构。1．间隔符: Verilog 的间隔符主要起分隔文本的作用，可以使文本错落有致，便于阅读与修改。间隔符包括空格符（\b）、TAB 键（\t）、换行符（\n）及换页符。2．注释符:注释只是为了改善程序可读性，编译时不起作用。多行注释符(用于写多行注释): /* --- */；单行注释符 :以//开始到行尾结束为注释文字。3．标识符和关键词标识符:给对象（如模块名、电路的输入与输出端口、变量等）取名所用的字符串。以英文字母或下划线开始如，clk、counter8、_net、bus_A 。关键词:用Verilog语言本身规定的特殊字符串定义语言的结构。例如，module、endmodule、input、output、wire、reg、and等都是关键词。关键词都是小写，关键词不能作为标识符使用 。3.1.2 逻辑值集合为了表示数字逻辑电路的逻辑状态，Verilog语言规定了4种基本的逻辑值。 0逻辑0、逻辑假 1逻辑1、逻辑真 x或X不确定的值（未知状态） z或Z高阻态十进制数形式的表示方法:表示有符号常量例如：30、－2带基数形式的表示方法:格式为：＋/－位宽’基数符号数值十进制记数法 如： 0.1、2.0、5.67科学记数法 如: 23_5.1e2、5E－4 23510.0、 0.00053.1.3 常量及其表示整数型常量实数型常量字符串型常量三种类型的常量整数型常量例如：3’b101、5’o37、8’he3，8’b1001_0011 实数型常量3.1.3 常量及其表示字符串常量字符串是用双撇号括起来的字符序列，它必须包含在同一行中，不能分成多行书写。例如： this is a string hello world!符号常量Verilog 允许用参数定义语句定义一个标识符来代表一个常量，称为符号常量。定义的格式为： parameter 参数名1＝常量表达式1，参数名2＝常量表达式2……如parameter BIT=1, BYTE=8, PI=3.14;;变量的数据类型例:网络型变量L的值由与门的驱动信号A和B所决定，即L＝AB。A、B的值发生变化，线网L的值会立即跟着变化。常用的网络类型由关键词wire定义,格式如下：wire [n-1:0] 变量名1，变量名2，…，变量名n；变量宽度3.1.4 数据类型线网型寄存器型线网类:是指输出始终根据输入的变化而更新其值的变量,它一般指的是硬件电路中的各种物理连接. 表3.1.3 线网类型变量及其说明线网类型功能说明wire, tri用于表示单元（元件）之间的连线，wire为一般连线；tri用于描述由多个信号源驱动的线网，并没有其他特殊意义，两者的功能完全相同。wor, trior具有线或特性的线网，用于一个线网被多个信号驱动的情况wand, riand具有线与特性的线网，用于一个线网被多个信号驱动的情况trireg具有电荷保持特性的线网类型，用于开关级建模tri1上拉电阻，用于开关级建模tri0下拉电阻，用于开关级建模supply1用于对电源建模，高电平1 supply0用于对地建模，低电平0 ABLC图3.1.2多重驱动示意图关于“多重驱动”在写可综合的Verilog代码时，建议不要对同一个变量进行多次赋值（简称多重驱动），以避免出现多个信号同时驱动一个输出变量的情况。例如，A、B、C三个内部信号同时接到（驱动）一个输出端L。 或者说，输出L同时被三个内部信号所驱动。 此时L的逻辑值可能无法确定。变量的数据类型3.1.4 数据类型线网型寄存器型寄存器型变量对应的是具有状态保持作用的电路等元件,如触发器寄存器。寄存器型变量只能在initial或always内部被赋值。抽象描述,不对应具体硬件寄存器变量类型表3.1.5 寄存器变量类型及其说明寄存器类型功能说明reg常用的寄存器型变量integer32位带符号的整数型变量real/realtime64位带符号的实数型变量time64位无符号的时间变量例： reg clock；//一个1位寄存器变量的声明 reg [3:0] counter; //一个4位寄存器变量的声明end线网变量和寄