计算机组成与体系第二章存储系统摘要.ppt

回顾：内存储器的分类及应用 内存由半导体存储器芯片组成，芯片有多种类型： 回顾：内存与外存的关系及比较 内存储器（简称内存或主存） 存取速度快 成本高、容量相对较小 直接与CPU连接，CPU对内存中的指令及数据进行读、写操作 属于易失性存储器(volatile)，用于临时存放正在运行的程序和数据 回顾：主存的结构 造成Cache与主存的不一致的原因： (1) 由于CPU写Cache，没有立即写主存 (2) 由于IO处理机或IO设备写主存 2.2.5并行存储技术 * 随着CPU速度的快速提高，主存越来越来成为计算机系统的性能瓶颈，提高主存速度访问速度成为迫不及待的任务。除了提高主存的绝对速度这一途径之外，通过调整主存的结构，提高其相对速度也是一种有效手段。 2.2.5并行存储技术 * 单体四字存储器 单体四字存储器：每字W位，给定一个地址，可以在一个存取周期内读出4×W位指令或数据，使主存带宽提高到4倍。 1．单体多字系统 2.2.5并行存储技术 * （1）高位交叉编址 （2）低位交叉编址 高位交叉编址的多体存储器（n=2，m=4） 低位交叉编址的存储器（n=4，m=2） 2．多体并行系统 由多个能独立操作的模块所组成的存储器，称为多模块存储器（多体存储器）。每个模块均包括独立的MAR、MDR、读写电路和存储分体。 2.2.5并行存储技术 例2.8设存储器容量为32字，字长64位，模块数m=4，分别用高位交叉和低位交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期τ=50ns。求顺序存储器和交叉存储器的带宽各是多少？ 2.3.1 Cache的基本工作原理 2.3.2 Cache-主存地址映像与变换 2.3.3 Cache替换策略 2.3.4 Cache性能分析 2.3.5 多级Cache系统 2.3.6 典型Cache的组织 2.3高速缓冲存储器 2.3.1 Cache的基本工作原理 * 提供“高速缓存”的目的是为了让指令和数据被访问的速度适应CPU的处理速度，其基于的原理是主存中“程序执行与数据访问的局域性行为”，即一定程序执行时间和空间内，被访问的指令和数据集中于一部分。这就是程序访问的局部性原理，它包括两个方面： 最近的访问项（指令/数据）很可能在不久的将来再次被访问（往往会引起对最近使用区域的集中访问），这是因为程序存在循环 时间局部性 空间局部性 最近的访问项（指令/数据）很可能在不久的将来再次被访问（往往会引起对最近使用区域的集中访问），这是因为程序存在循环 1．程序访问的局部性原理 2.3.1 Cache的基本工作原理 * Cache—主存存储空间的基本结构 主存由2n个可编址的字组成，每个字有唯一的一个n位地址。为了与Cache映像，将主存与Cache都等分成若干块，每块内又包含若干个字。对于主存，其地址因为分块而分成两段：高m位表示主存的块地址，称为主存块号，则M=2m表示主存的块数；低b位表示主存块内地址，则B=2b表示主存块的大小。 同样，Cache的地址也分成两段：高c位表示Cache的块地址，称为缓存块号，则C=2c表示Cache的块数；低b位表示Cache块内地址，则B=2b表示Cache块的大小。 其中，CM。 2．Cache—主存存储空间的基本结构 2.3.1 Cache的基本工作原理 * Cache基本结构框图 Cache主要由Cache存储体、主存—Cache地址变换机构、替换控制部件等部分组成。 3．Cache的基本结构 2.3.1 Cache的基本工作原理 * Cache存储体存放由主存调入的指令与数据块，以块为单位与主存交换信息。为加速Cache与主存之间的块传输，主存多采用多体结构，且Cache访存的优先级最高。 (1)Cache存储体 2.3.1 Cache的基本工作原理 * 主存—Cache地址映像变换机构建立目录表以实现主存地址到缓存地址的转换。CPU访问存储器时送出访问主存单元的地址，由地址总线传送到Cache控制器中的地址寄存器（Address Register，AR），主存－Cache地址映像变换机构从AR获取地址并判断该单元内容是否已经在Cache中，即判别是否命中。 (2)主存—Cache地址映像变换机构 2.3.1 Cache的基本工作原理 * 替换控制部件在缓存已满时按一定策略进行数据块替换，并修改地址变换机构。采用的替换算法体现在替换控制部件中，由硬件逻辑完成。 (3)替换控制部件 2.3.1 Cache的基本工作原理 * Cache的读操作流程 （1）读操作 4．Cache的工作机制 当CPU发出读操作请求后，首先由Cache控制器判断当前请求的字是否在Cache中。若命中，