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CPLD及电子CAD课程学习报告 7 赵子涵 同组同学：龚思如 在这短短八个周里，我们学习了CPLD及电子CAD的应用方法。在老师的悉心辅导下，我们接触了以前不了解的软件——MAX+PLUDII。 我们学会了使用MAX+PLUDII软件设计我们曾经学过的一些简单时序逻辑电路，如十进制计数器，六十进制计数器的设计以及我们最后自己动手设计的综合试验：基于CPLD的数字电子钟的设计。该软件方便了我们设计电路，它提供了从多种方法输入，编译，仿真，下载等一系列配套匹配功能，同时，我们还可以通过该软件将我们所设计的电路的功能下载到EPIK30TC144-1器件，利用我们所学的理论知识来检验设计电路的正误。 实验内容 实验一：十进制，六十进制，二十四进制计数器的设计 实验目的： 掌握通过编译程序合成计数器件； 掌握6进制、60进制以及24进制、100进制计数器的程序编译； 掌握计数器的设计方法； 掌握查表方法 实验原理： 计数器进行BCD码计数； 驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出，从而产生计数功能； 试验程序模板： 6进制程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity zg24_cnt6 is port(clk,clr,en:in std_logic; q:out std_logic_vector(3 downto 0); carry:out std_logic); end; architecture one of zg24_cnt6 is signal m:std_logic_vector(3 downto 0); begin process (clk,clr,en) begin if clr=1 then m=0000; elsif clkevent and clk =1 then if en=0 then if m=0101 then m=0000; carry=1; else m=m+1; carry=0; end if; end if; end if; end process; q=m; end; 24进制程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity zg24_cnt24 is port(clk,clr,en:in std_logic; gw,sw:out std_logic_vector(3 downto 0); carry:out std_logic); end; architecture one of zg24_cnt24 is signal m,n:std_logic_vector(3 downto 0); begin process (clk,clr,en) begin if clr=1 then m=0000;n=0000; elsif clkevent and clk =1 then if en=0 then if m=0011 and n=0010 then m=0000;n=0000; carry=1; elsif m=1001 then m=0000;n=n+1; else m=m+1;carry=0; end if; end if; end if; end process; gw=m;sw=n; end; 60进制程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity zg24_cnt60 is port(clk,clr,en:in std_logic; gw,sw:out std_logic_vector(3 downto 0); carry:out std_logic); end; architecture one of zg24_cnt60 is signal m,n:std_logic_vector(3 downto 0); begin process (clk,clr,en) begin if clr=1 then m=0000;n=0000; elsif clkevent and clk =1 then if en=0 then if m=1001 and n=0101 then m=0