《正弦函数信号发生器的设计.docVIP

正弦函数 信号发生器 的设计 班级姓名：许琛 学号：2900101015 时间：2011.6.19 【摘要】本次实验主要是实现正弦信号的产生，通过VHDL编程实现频率的控制，然后在modelsim上进行仿真，调整步长得到不同频率波形；下载到FPGA开发板，用chipscope显示产生的波形，通过调节FPGA拨码开关，可以调整正弦波的频率。 第一章 实验任务与原理 1.1任务指标 编写频率控制字的VHDL代码，下载到FPGA开发板上，用chipscope显示得到的正弦波波形。 1.2功能需求 （1）用VHDL编写代码，包括频率控制字（即步长）和波形存储器ROM 的连接，根据地址的选择，能够得到离散的数字信号，通过Modelsim 仿真测试，输出不同步长下的正弦波； （2）配置管脚，将程序下载到FPGA开发板上，在chipscope上显示得 到的波形,调节拨码开关，改变频率控制字，观察不同频率的波形。 1.3原理阐述 输出频率的方程是f0=fc*K/2N,fc是时钟频率，K是频率控制字，2N是查 找表的深度，取值N=8，用用VHDL语言编写累加器，如下图所示，在 经过相同个数的时钟周期时，不同的频率控制字（即步长），对应不同的 频率，由于在ROM中有固定相对应的256个地址，分别对应不同相位 0~360o，步长越大，每次时钟周期之后两个相邻取值点ROM中地址相 距就越远，取值相对分散，如下图所示，红线表示的波形步长是蓝线波 形的两倍，频率也是蓝线波形的两倍。 用VHDL语言实现硬件电路的描述，即将累加器与波形存储器级联起来， 在ROM内部的根据地址的转换作用下，就可以输出随时间变化不同值的 信号，这样，输入频率控制字，在modelsim上进行仿真，可以看到数字 形式的正弦波信号。 第二章 设计思路、方法及方案 2.1系统功能需求分析 本实验要求首先编写累加器的VHDL语言描述，并在ISE中调用IPcoreROM存储单元，累加器输入相应地址，ROM将地址转化为相应的数据，最后输出信号值，在modelsim上仿真得到正弦波形，为数字信号形式，最终下载到FPGA开发板，用chipscope显示得到的模拟信号正弦波，调节拨码开关，观察不同频率字下的不同频率的正弦波图形。 2.2方案确定及框图结构说明 实验主要部分由上图实现，每来一个时钟脉冲，累加器将频率控制字与输出的数据相叠加（即实现计数过程），相加后的结果送到ROM输入端作为地址值，ROM深度为28（对应28个地址值）将地址值转化为相应的相位数据，就可以实现正弦数字信号的产生，这个过程完成以后，只需进行数/模转换，就可以输出正弦波。 第三章 FPGA模块程序设计与仿真 提交模块HDL程序：VHDL程序见附录 第四章 系统调试检查 4.1提交系统调试结果图片 图一 modelsim仿真波形 图二 chipscope显示正弦波 图三 在testbench中步长取波形 4.2数据分析 由图一可以看出，符合原理所述，步长越大，所产生的正弦波信号频率 越高，在FPGA开发板上调节拨码开关，同样看到频率的变化，但是当 步长增大到一定程度后会出现一些失真，是因为频率太高，取值范围过 于宽，而导致在部分点处，波形呈现直线变化，然后在modelsim中试 着逐渐增大步长得到上图三所示波形，验证了猜想。那么，想要获得较 大的频率又不能产生失真，只有通过增大时钟信号的频率来实现。 第五章 结束语 5.1过程故障分析与处理 本次试验VHDL语言编写较为简单，只需要实现计数及级联就可以了，然后按照老师所提供的步骤一步一步操作，最后下载到FPGA开发板上，通过chipscope显示波形都没有太大的问题。 出现过一个问题，就是在ISE最初对芯片的设置中，选用的仿真工具里设置成了Modelsim SE Verilog，在生成IP core文件时，生成了Verilog形式的文件，后来在老师指导下对设置进行了修改，才完成了程序的编写。 5.2收获及改进意见 本次实验的收获：对这个实验的原理理解较好，虽然没有完成后面的部分，但是通过查阅理解DDS的原理，了解了整个系统的模块和具体过程，收获还是挺大的，另外在ISE的操作上也熟悉了很多。 改进意见：这是数电课程设计的最后一个了，自我感觉这个实验过程还是有一些复杂，操作很繁琐而且网上的资料很杂乱，所以希望老师在上课前能够发一些资料先预习一下，我觉得这样可能大家能够更快地吸收老师讲的内容。 附录： 累加器程序代码： library IEEE; use IEEE.S