《多功能数字钟_.docVIP

Xilinx FPGA实验报告 ——多功能数字钟 多功能数字钟 设计内容及要求 设计一个电子时钟。 要求可以显示时、分、秒。小时为24翻1。 用户可以设置时间，即校时。分快校时、手动校时两种 具有可以设任意时刻闹的闹钟功能。 （扩展一） 具有仿电台报时功能：接近整点时的51、53、55、57秒响低音；59秒响高音。（扩展一） 具有自动报整点时数功能。（扩展二） 具有手动报整点时数功能。（扩展二） 具有LCD显示的功能。 具有万年历的功能，能根据日期查询到当天是星期几。 实验条件说明（包括实验板、芯片资源的介绍） 实验板： Spartan3E XC3S500E 芯片资源： ?S3E实验平台性能与特点? XILINX?XC3S500E?Spartan-3E?FPGA：提供了最多232个I/O引脚和10000个逻辑单元。 ?XILINX?4Mbit?Flash配置PROM。? ?XILINX?XC2C64A?CoolRunner系列CPLD：提供用户使用或辅助FPGA配置。? 64MByte、16位数据宽度、100MHz的DDR?SDRAM接口。? 16MByte?并行INTEL公司的?NOR?FLASH：可存储FPGA配置信息或MicroBlaze指令序列。? ?16Mbits?ST半导体的SPI?串行FLASH：可存储FPGA配置信息或MicroBlaze指令序列。 ??2行，每行可显示16个字符的LCD：用来显示FPGA输出信息。 ??PS/2接口：用来外联键盘或鼠标，扩展输入设备? ?VGA接口：可显示64种颜色。? ?10/100M以太网接口：提供了以太网物理层接口，便于MAC层IP的验证。 ??两个标准RS232接口：可方便连接PC和其他工业设备进行数据传输。? ?USB的下载接口配置接口。? ?板载50MHz晶体振荡器。? 4输出基于SPI接口的数模转换器。? ?2输入基于SPI接口、带可编程增益放大的模数转换器。? ?ChipScope在线调试接口：可提供在线调试信号功能。? ?4个拨码开关、1个旋钮、4个按键：可作为通用逻辑输入。 ?8盏LED：可用来显示FPGA的输出信息。 ??提供8脚DIP封装的辅助时钟输入? 提供了标准外扩接口，供用户灵活添加使用。 系统设计 系统框图与说明 电路的框图如上所示，整个工程完成了实验要求中给出的基本功能和附加功能，由于没有蜂鸣器，故用不同led灯的闪亮表示正点报时和整点报时。计时模块和闹钟模块的校时和万年历的调整年月日的模块分别有两种：自动校时和手动校时。每种校时又分为几种类型，由几个不同的按钮来完成。LCD显示电路显示的内容包括年、月、日、时、分、秒、星期、闹铃的时、分等。在闹钟设定状态设定闹钟的时间；在校时状态完成校时功能；在计时状态，不仅要计时，还要进行整点报时，正点报时，闹铃响动等功能。对于万年历模块，改变年、月、日时，星期都会对应的改变。 状态转换图 两个开关K1，K2共同控制整个电路的状态。 输入输出设计（按键，数码管，发光管，蜂鸣器） 输入：四个按键和四个开关 输出：LCD显示和LED灯显示以及蜂鸣器 测试平台设计（testbench） 6进制计数器仿真设计（仿真代码） LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY test IS END test; ARCHITECTURE behavior OF test IS COMPONENT counter6 PORT( clock : IN std_logic; clear : IN std_logic; co : OUT std_logic; result : OUT std_logic_vector(3 downto 0) ); END COMPONENT; signal clock : std_logic := 0; signal clear : std_logic := 0; signal co : std_logic; signal result : std_logic_vector(3 downto 0); constant clock_period : time := 10 ns; BEGIN uut: counter6 PORT MAP ( clock = clock, clear = clear, co = co, res