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FPGA技术实验报告 基于FPG的直接频率合成器设计 图1-1 多功能波形发生器系统 1.3 FPGA最小系统简介 本设计使用的FPGA芯片，其典型逻辑门数（包括逻辑门和RAM）为50000门，最大可用系统门数为116000门，逻辑单元（Logic elements）为2880个，逻辑阵列模块（Logic array blocks）为360个，嵌入式阵列模块（Embedded array blocks）为10个，RAM总容量为20480字节，用户可用的I/O引脚最多为310个。芯片的工作电压为+5V。其内部结构如图1-2所示。 图1-2 芯片结构图 通常情况下在硬件调试的过程中一般使用下载电缆进行下载，而当调试完成以后要用配置芯片对FPGA进行配置。配置芯片在每次系统上电以后自动将配置文件加载到FPGA中形成电路。 1.4 FPGA外围电路设计 FPGA外围电路由开关量输入电路、显示电路、串行存储器电路、D/A转换电路构成。 D/A转换电路的作用是把已经合成的波形幅值的数字量转换成模拟量，其速度和特性直接影响整个系统的性能。D/A转换器件的首要特性要求是高速，其次是转换位数，本设计中选用8位的D/A芯片DAC0832。波形幅度量化序列经D/A转换后成为阶梯波。其具有数字量的输入锁存功能，DAC0832芯片的输出通过放大器OP07，即可用示波器观察。100KΩ的电位器在+5V和0V电压间为DAC0832提供参考电压。 FPGA与DAC0832接口电路原理图如图1-3所示。 图1-3 FPGA与DAC0832接口电路原理图 FPGA_IO1-8向DAC0832的数据输入口（DI0-DI7）输送数据。 FPGA_IO9提供DAC0832数据锁存允许控制信号ILE，高电平有效。 FPGA_IO10提供DAC0832控制信号（CS：片选信号；Xfer：数据传输控制信号；WR1、WR2：DAC寄存器写选通信号），低电平有效； Iout1、Iout2、Rfb与运算放大器LM324完成电流/电压的转换（DAC0832属电流输出型）； 根据图1-4 DAC0832 输出控制时序，利用接口电路图，通过改变输出数据设计一个锯齿波发生器。DAC0832是8位的D/A转换器，转换周期为1μs。锯齿波形数据可以由256个点构成，每个点的数据长度为8位。又因为FPGA的系统时钟为50MHz，必须对其进行分频处理，这里进行64分频，得到的锯齿波的频率为762.9Hz。 图1-4 DAC0832 输出控制时序图 二 基于DDS技术的信号发生器设计 2.1 功能要求 要求能产生正弦波、波、波和由用户编辑的特定形状波形。具体要求如下： （1）具有产生正弦波、方波、三角波、锯齿波4种周期性波形的功能。 （2）用键盘输入编辑生成上述4种波形（同周期）的线性组合波形。 （3）具有波形存储功能。 （4）输出波形的频率范围为100Hz～200kHz；重复频率可调，频率步进间隔≤100Hz。 （5）具有显示输出波形的类型、重复频率（周期）和幅度的功能。 (1) 其中，Sout是指该信号发生器的输出信号波形，fout指输出信号对应的频率。上式的表述对于时间t是连续的，为了用数字逻辑实现该表达式，必须进行离散化处理，用基准时钟clk进行抽样，令正弦信号的的相位θ为 （2） （） 图2-1 基本DDS结构 2.3 DDS技术的基本原理 DDS基本组成如图2-2所示。 图2-2 DDS基本组成 频率预置与调节电路 此部分主要实现频率控制量的输入与调节，不变量K被称为相位增量，也叫频率控制字，通过调节频率控制字可以改变信号的输出频率。 累加器 相位累加器由加法器和寄存器组成，其组成框图如图2-3所示。 图2-3 相位累加器组成框图 在时钟的作用下，进行相位累加，当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作。 波形存储器 波形存储器组成框图如2-4所示 图2-4 波形存储器组成框图 可以进行波形的相位—幅值转换。ROM的N位地址：把0—360度的正弦角度离散成具有2N个样值的序列 ；ROM的D位数据位：2N个样值的幅值量化为D位二进制数据。 D/A转换器 D/A转换器可以把已经合成的波形的数字量转换成模拟量。 低通滤波器 图2-5 低通滤波器作用图 滤除生成的阶梯形正弦波中的高频成分，将其变成光滑的波形。 2.4 程序设计 2.4.1正弦波产生程序设计及仿真 通过循环不断地从RAM中依次读取正弦波一个周期在时域上64个采样点的波形数据送入波