“带闹钟的计时器”..docVIP

VHDL数字系统设计与测试一．系统功能与要求： 1、用VHDL完成带闹钟功能的24小时计时器的设计及仿真。 2、设计计时器的外观由以下几个部分组成：4个七段数码管组成的显示屏，数字键“0”～“9”，“Time”键，“Alarm”键，扬声器。 3、该计时器设计完成以下几种功能： 1）计时功能：这是本计时器设计的基本功能，每隔一分钟计时一次，并在显示 屏上显示当前时间。 2）闹钟功能：如果当前时间与设计的闹钟时间相同，则扬声器发出蜂鸣声。 3）设置新的计时器时间：用户用数字键0～9键入新的时间，然后按“Time” 键确认。 4）设置新的闹钟时间：用户用数字键0～9键入新的时间，然后按“Alarm” 键确认。 5）显示所设置的闹钟时间：在正常计时显示状态下，用户直接按下“Alarm” 键，则已设置的闹钟时间显示在显示屏上。 二．设计思路： 需要一个控制各个部分协同工作的电路。可以通过有限状态机的方式来实现控制器的功能，根据设计要求需要五种状态： S0：表示电路初态即正常时钟计数状态，完成基本的计时功能。 S1：接收键盘输入状态。在状态S0时用户按下数字键后进入此状态。在此状态下，显示屏上显示的是用户键入的数字。 S2：设置新的闹钟时间。在状态S1时用户按下Alarm键后进入此状态。 S3：设置新的计时器时间。在状态S1时用户按下Alarm键后进入此状态。 S4：显示闹钟时间。在状态S0时用户按下Alarm键后进入此状态。在此状态下，显示屏上显示的是所设置的闹钟时间。经过一段时间后，在返回S0显示计时器时间。 （三）模块说明及源代码 1、闹钟系统控制器： clk为外部时钟信号，reset为复位信号。 当key＝1时，表示用户按下数字键。 当alarm_botton=1时，表示用户按下Alarm键。 当time_botton=1时，表示用户按下Time键。 当load_new_a=1时，控制（闹钟时间寄存器）加载新的闹钟时间值。 当load_new_c=1时，控制（时钟计数器）设置新的时间值。 当show_new_time=1时，控制（七段数码显示电路）显示新的时间值。 当show_new_time=0时，根据show_a信号的值控制显示闹钟时间或当前时间。 此时，当show_a＝1时控制显示闹钟时间，否则显示闹钟时间。 代码如下： library ieee; use ieee.std_logic_1164.all; use work.p_alarm.all; entity alarm_controller is port( key :in std_logic; alarm_button :in std_logic; time_button :in std_logic; clk :in std_logic; reset :in std_logic; load_new_a :out std_logic; load_new_c :out std_logic; show_new_time :out std_logic; show_a :out std_logic ); end alarm_controller; architecture rtl of alarm_controller is -- -- type -- type t_state is (s0, s1, s2, s3,s4); -- -- constant -- time out : if clock period is 10 ms , the -- following timeout will be 5 s -- constant key_timeout : t_short := 500; constant show_alarm_timeout : t_short := 500; -- -- inner sigals -- signal curr_state : t_state; signal next_state : t_state; -- signal counter_k