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基于Xilinx FPGA高速串行接口的设计与实现毕业设计_图文 导读：就爱阅读网友为您分享以下“基于Xilinx FPGA高速串行接口的设计与实现毕业设计_图文”的资讯，希望对您有所帮助，感谢您对92的支持! 在实际的硬件连接，除了相应的引脚的FPGA部分连接的步行板对应于DSP引脚的线，还要特别注意分配链交叉时钟管脚。最好的时钟信号分配到bank4 Bank3和全局时钟引脚，所以做的时钟线将通过全局时钟网络，获得更好的稳定性。 此外，在FPGA仿真接收链路功能，要求的接收时钟和数据的一部分，以确保接收链路时钟能正确的样本数据。 时序约束部分 程序如下： ?NET “lx_clkin_p” TNM_NET = lx_clkin_p; ?TIMESPEC TS_lx_clkin_p = PERIOD “lx-clkin_p” 115.5MHz HIGH 50%; ?NET “lx_clkin_n” TNM_NET = lx_clkin_n; ?TIMESPEC TS_lx_clkin_p = PERIOD “lx-clkin_n”TS_lx_clkin_p PHASE 4.329 ns HIGH 50%; ?OFFSET = IN 2 ns valid 3.5 ns BEFORE “lx_clkin_p”; 二、DSP注意事项 部分DSP链路口是自动初始化后，启动电源复位，没有额外的软件控制。但当DSP与FPGA的连接，并在某些情况下，系统可以完成自动初始化函数，并且需要在DSP软件初始化链接。 在接收部分DSP链，如果你想复位后正常使用，需要一个初始化的握手信号一般。但在通用DSP与DSP直接互连系统，是完成初始化函数西李引脚，的结束初始化这个引脚释放块完成标志后。当DSP与FPGA和DSP接收，销不再完整的初始化任务，因此系统必须通过软件初始化。 软件的初始化是通过改变接收控制寄存器lrctlx相应的功能实现。在这里，它是功能介绍： ● ● ● 如果 REN=1，链路接收部分可以，但强制初始化链接是禁止的。 如果 REN =0， RINIF=0，链路接收部分和连接力初始化是禁止的。 如果REN=0，RINIF=1，而RINIV =0，链路接收部分是被禁止的，和链路初始化被迫0。这个职位相当于使用lxbcmpi初始化时间，lxbcmpi = 0。 如果REN=0，RINIF =l，而RINIV= l，链路接收部分是被禁止的，和链路初始化被迫1。这个职位相当于使用lxbcmpi初始化时间，lxbcmpi = L.