2014数字电路课程设计_图文.pptVIP

《数字电路课程设计》 ——《FPGA设计基础》 时间：第6周~第17周 地点：综合楼220 任课教师：韩延义 Email：hanyanyi@ Te 课程内容安排-- 24学时,6次课 一、FPGA入门知识及VHDL,Vrilog基础语法 二、Quartus II使用、开发流程 三、DE2开发板使用及FPGA下载编程 四、课程设计自行调试(一) 五、课程设计自行调试(二) 六、考试及验收 考核办法（百分制） 平时成绩，迟到一次扣10分，旷课一次扣20 课程设计(60)，完成课设程序，功能调试成功，并且通过验收 实验考试(40)，在60分钟时间内完成考试要求 奖励 鼓励创新 难度 竞赛 论文 1 可编程逻辑器件－基本概念 PLD Programmable Logic Device 可编程逻辑器件 CPLD/FPGA Complex Programmable Logic Device 复杂可编程逻辑器件 Field Programmable Gate Array 现场可编程门阵列 2 可编程逻辑器件－CPLD与FPGA的区别 3 可编程逻辑器件－主要制造商 4 VHDL HDL Hardware Description Language 硬件描述语言 VHDL Verilog HDL System C System Verilog VHDL其英文全名为VHSIC Hardware Description Language，而VHSIC则是Very High Speed Integrated Circuit的缩写，意为甚高速集成电路，故VHDL其准确的中文译名为甚高速集成电路的硬件描述语言。 5 基本语法 算术运算符 +、-、*、/、（%、**仅限于Verilog) 逻辑运算符 VHDL:AND、OR、NAND、NOR、XOR、XNOR 、 NOT Verilog:、||、！ 关系运算符 =、/=、、、=、= 并置(连接)运算符 6 基本语法 数字型：整数、实数，Bb,Oo,Dd,Hh 字符型：’0’,”0000” Vhdl:9种数值：0、1、Z（能被综合）,……. Verilog:四种： 0、1、Z、X 标识符：1、字母数字下划线 2、开头必须是字母 3、结尾不可用下划线 4、两个下划线不可连用 5、关键字不可用 6、$(限于Verilog) 8VHDL的基本语法－基本结构 VHDL程序的基本结构 Library 库 Entity 实体 Architecture 结构体 Package 程序包 Configuration 配置 9库 库(library)是经过编译后的数据的集合，它存放程序包定义、设计实体定义、结构体定义和配置定义 在VHDL中，库的说明总是放在设计单元的最前面，对需引用的资源库及程序包进行说明，类似于C语言中的.h头文件引用 10引用库文件 库文件调用时的格式为 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_unsigned.all; 11设计实体和结构体的概念 接口描述称为实体(entity)，它提供该单元的公共信息，如名称、端口等； 内部特性描述称为结构体(architecture)，它定义单元的内部操作特性 12 Verilog的基本语法－实体 Entity：与外部电路的接口描述 12 VHDL的基本语法－实体 Entity：与外部电路的接口描述 13 VHDL的基本语法－结构体 Architecture：实体的内部结构与端口之间的逻辑关系 18 VHDL的基本语法－并行语句 赋值语句 = When-Else条件选择语句 19 VHDL的基本语法－并行语句 With－Select数值选择语句 21 VHDL的基本语法－并行语句 元件例化语句 20VHDL的基本语法－并行语句 进程语句 11 VHDL的基本语法－信号与变量的不同 实际的物理意义不同 定义方式不同signal， variable 赋值方式不同:信号= 变量:= 定义的位置不同 信号：实体，结构体 变量：进程 作用的范围不同 信号：全局量 变量：局部量 16VHDL的基本语法－顺序语