FPGA题及答案..docVIP

1、本课程的讲授目标：了解一种新技术EDA；掌握一种设计工具（器件：Altera FPGA 软件：Quartus II）；掌握一种语言Verilog HDL。 2、使用Quartus II进行逻辑设计，常用的设计思想的输入方式有：原理图、HDL 等。 3、高级语言C程序经过软件程序编译器形成cpu指令/数据代码流；Verilog HDL程序经过综合器形成电路网表文件 4、CPLD是在PAL，GAL等类型器件的基础上发展起来的与或阵列型PLD器件，大多数FPGA采用了查找表结构，其物理结构是静态存储器SRAM.。 5、JTAG边界扫描技术用于对高密度、引脚密集的器件和系统进行测试，如：CPU，DSP，ARM，PLD等。同时，JTAG接口也被赋予了更多的功能：编程下载、在线逻辑分析。 6、使用Verilog HDL进行逻辑设计，变量的值有4种状态：0、1、x、z； 7、定义逻辑功能的几种基本方法：用assign持续赋值语句定义、用always过程块定义、调用元件（元件例化）。 8、整数按如下方式书写：+/-size basevalue 即 +/-位宽进制数字size 为对应二进制数的宽度；base为进制；value是基于进制的数字序列。进制有如下4种表示形式： 二进制（b或B）、十进制（d或D或缺省）、十六进制（h或H）、八进制（o或O） 9、定义reg型标量型变量：reg qout; //变量名 qout 10、定义wire型向量：wire[7:0] databus； //databus的宽度是8位 11、在状态机设计中使用一位热码定义5种状态，并定义状态变量： parameter s0=5’b00001，s1=5’b 00010，s2=5’b 00100，s3=5’b 01000，s4=5’b 10000； reg [4:0] state,next_state; 12、在状态机设计中使用顺序码定义5种状态，并定义状态变量： parameter s0=3’b 000，s1=3’b 001，s2=3’b 010，s3=3’b 011，s4=3’b 100； reg [2:0] state,next_state; 成为IEEE标准的HDL有VHDL 、Verilog HDL 2、Quartus II 是 （ A ）公司的（ D ）开发工具。A、Altera D、集成 3、ModelSim 是Mentor公司的出色的仿真软件，它属于编译型（ 仿真 ）器，速度快，功能强。 4、使用Altera 公司的Quartus II 和FPGA器件能够进行数字电路设计、DSP设计、SOPC设计 5、使用Verilog HDL进行逻辑设计，端口类型有A、input B、outputC、inout 6、使用Verilog HDL进行逻辑设计，可综合的变量类型有reg\wire、integer 7、a=5`b11001; b=5`b10101;下面那个是正确的 ~a=5’b00110;ab=5`b10001;a|b=5`b11101; 8、下面那些语句可以被综合成电路 B、always C、assign D、`define E、for ①6、用for语句描述七人投票表决器 module voter7(pass,vote); output pass; input[6:0] vote; reg[2:0] sum;integer i;reg pass; always @(vote) begin sum=0; for(i=0;i=6;i=i+1) //for语句 if(vote[i]) sum=sum+1; if(sum[2]) pass=1; //超过4人赞成，则通过 else pass=0; End endmodule ②8、4选1数据选择器 module mux4_1(out,in0,in1,in2,in3,sel); output out; input in0,in1,in2,in3; input[1:0] sel; reg out; always @(in0 or in1 or in2 or in3 or sel) //敏感信号列表 case(sel) 2b00: out=in0; 2b01: out=in1; 2b10: out=in2; 2b11: out=in3; default: out=x; endcase endmodule ③13、带同步清0/同步置1（低电平有效）的D触发器 module dff_syn(q,qn,d,clk,set,reset); in