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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity ds1820 is
port(clk : in std_logic;
dq : inout std_logic;
temp_h : out std_logic_vector(7 downto 0);
temp_l : out std_logic_vector(7 downto 0));
end ds1820;
architecture Behavioral of ds1820 is
TYPE STATE_TYPE is (RESET,CMD_CC,WRITE_BYTE,WRITE_LOW,WRITE_HIGH,READ_BIT,CMD_44,WAIT800MS,CMD_BE,GET_TMP,WAIT4MS);
signal STATE: STATE_TYPE:=RESET;
signal clk_temp : std_logic:=0;
signal clk1m : std_logic;
signal write_temp : std_logic_vector(7 downto 0):
signal TMP : std_logic_vector(11 downto 0);
signal tmp_bit : std_logic;
signal WRITE_BYTE_CNT : integer range 0 to 8:=0;
signal WRITE_LOW_CNT : integer range 0 to 2:=0;
signal WRITE_HIGH_CNT : integer range 0 to 2:=0;
signal READ_BIT_CNT : integer range 0 to 3:=0;
signal GET_TMP_CNT : integer range 0 to 12:=0;
signal cnt : integer range 0 to 100001:=0;
signal count : integer range 0 to 25:=0;
signal WRITE_BYTE_FLAG : integer range 0 to 4:=0;
begin
ClkDivider:process (clk)
begin
if rising_edge(clk) then
if (count = 24) then
count = 0;
clk_temp= not clk_temp;
else
count = count +1;
end if;
end if;
clk1m=clk_temp;
end Process;
STATE_TRANSITION:process(STATE,clk1m)
begin
if rising_edge(clk1m) then
case STATE is
when RESET=
if (cnt=0 and cnt500) then
dq=0;
cnt=cnt+1;
STATE=RESET;
elsif (cnt=500 and cnt1000) then
dq=Z;
cnt=cnt+1;
STATE=RESET;
elsif (cnt=1000) then
cnt=0;
STATE=CMD_CC;
end if;
when CMD_CC=
write_temp
STATE=WRITE_BYTE;
when WRITE_BYTE=
case
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