锁相技术作者张涛第6章锁相环频率合成器课件.pptVIP

小数分频器频率合成器原理 频率合成器在有些应用中，要求很高的频率分辨率，一般的方法是降低输入参考信号的频率，这就引起环路带宽的降低，环路带宽的减少将降低环路的捕获性能。而小数分频器的引入，可在不改变输入参考频率的基础上，提高输出信号的分辨率。 数字电路只能实现整数分频，无法实现小数分频。但采用一种平均的方法，整数分频器能够实现小数分频。基本原理如下：当实现8.5分频时，在10个周期内，整数分频器先完成一次8分频，再完成一次9分频，这样交替进行，即在10个周期内完成5次8分频，5次9分频，输出的平均频率是8.5分频。同理，当实现6.6分频时，整数分频器在10个周期内完成4次6分频，6次7分频，输出的平均频率是6.6分频。由此可知：只要控制整数分频器按一定规律变化，就能实现小数分频。 * 式中Q为周期数，当一位小数时，Q=10；当两位小数时，Q=100，以此类推。 小数分频器的电路框图 * 由两部分组成，上半部分是一个基本锁相环频率合成器，所不同的是加入了脉冲删除电路和加法电路。脉冲删除电路与N分频器组成小数分频器，加法器是为了克服由于小数分频导致鉴相器输出产生的阶梯电压。虚线下半部分为控制电路，F存储器存小数部分，N存储器存整数部分，累加器是一个核心部件，对小数分频起关键性作用。 小数分频器的电路框图 * * 以上的模拟校正技术称为模拟相位内插调制。这种模拟调制技术要求精度非常高，电路复杂，设计难度大。目前已研究并获得应用的一种更有效的数字校正方法，即Σ-Δ调制器。Σ-Δ调制技术是从通信和模数转换技术中发展起来的过采样Σ-Δ调制理论，通过纯数字处理技术的方法，把小数分频产生的噪声转化为高频噪声，推移到锁相环路带宽之外，从而应用环路低通滤波器滤除高频噪声。这样就大大改善了小数分频器的频谱纯度，提高小数频率合成器的性能。 Σ-Δ调制器小数分频频率合成器 * 电荷泵锁相环频率合成器设计实例 * 锁相环频率合成器输出频率范围 65-175MHz M分频器分频系数 7-63 N分频器分频系数 120-336 P分频器分频系数 2-5 输出时钟方波占空比 45%-55% 周期抖动 ? 100ps 捕获时间 ? 100us 电源电压 2.5V 电荷泵锁相环频率合成器设计实例 * 锁相环频率合成器是一个复杂的数模混合系统，在满足设计指标和性能的同时，还必须保持系统的稳定性，因此，设计是一个反复迭代的过程。设计参数在不同的设计层次，都要做相应的调整。设计中首先要根据指标确定系统级参数。主要系统参数如下： 电荷泵电流 IP VCO的压控增益 KVCO 环路自由振荡频率?n、环路带宽 ?BW 阻尼因子 ζ 滤波器的电容C1、C2和电阻R ? 第一步：确定VCO输出频率范围和压控增益KVCO PLL频率合成器的输出频率范围是65-175MHz，这个输出是由VCO输出的频率通过P分频器得到的，P分频器的分频系数为：2-5，当PLL频率合成器输出175MHz时，P=2，VCO的最高输出频率为350MHz；当PLL频率合成器输出65MHz时，P=3，VCO的最低输出频率为195MHz，在实际的设计中，由于工艺的误差和设计误差，应该大于以上范围，所以，将VCO的输出频率范围定为150-400MHz。 设计中取控制电压范围为1.85V-1.64V，相应地，VCO的压控增益为： * 第二步：确定环路分频系数N 三个可变分频器M、P、N，其中N分频器在环路中，另外两个在环路外。N值的变化将对环路的参数ζ和?n产生很大的影响，其关系可由下面的公式表达 ?的取值为0.5 ? ? ? 1时，系统表现较好的特性。 当Nmax/Nmin ? 10时，PLL频率合成器的输出频率要利用控制开关进行分段处理，这样，将增加系统的复杂程度。从前面提到的设计指标的输入输出频率来看，频率范围不是很宽，因此，无须分段，取Nmax=336，Nmin=120，这样Nmax/Nmin=2.8， 0.56 ? ? ? 0.94，满足要求。由于N值的变化会引起其它参数的变化，计算其它参数时，一般用N值的几何平均 * 第三步：阻尼因子?的确定 阻尼因子?大小对系统的稳定性和速度有影响，而系统的稳定性和速度对阻尼因子?的要求时相互矛盾的，所以，要在速度和稳定性之间进行折中。同时，考虑N分频器的分频系数取平均值Nmean条件下，选取?=0.707，此时环路呈现Butterworth滤波器的频率响应，幅频特性出现最大扁平，系统表现出良好的性能。 * 第四步：确定环路自然振荡频率?n和环路带宽?BW * 当? = 0.707，得?BW = 2.06?n ，为了保证电荷泵锁相环频率合成器的数学模型近似为一线性系统，环路带宽必须小于输入信号频率的1/10，考虑参考信号经分频器M