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南京邮电大学毕业设计(论文)开题报告 题　　目 基于FPGA的RS编码器的设计与实现研究 学生姓名 一、对课题任务的学习与理解 课题任务 Reed-Solomon(RS)纠错编码是目前最有效，应用最为广泛的差错控制编码方式之一，它对随机性和突发性错误有极强的纠错能。它首先是有Irving Reed和Gus Solomon应用MS多项式于1960年构造出来的一类多进制BCH码。RS纠错码 既能纠随机错误，又能纠突发错误，已经在卫星通信，数字电视传输以及磁纪录系统等许多领域得到广泛应用。 随着超大规模集成电路技术的不断发展，市场早有全集成的单片RS编码器的商用产品。但对于某一具体项目设计来说，需要的纠错能力及电路特征不尽相同，现成的RS芯片，或是成本高，资源浪费多或是不能完全满足设计要求。采用可编程逻辑器件（FPGA）来实现，可以根据实际要求。充分利用资源，提高产品集成度，降低了成本. Reed-Solomon(RS)码是一种重要的纠错码, 本次设计运用VHDL语言在Quartus II软件环境下编 程，试图用现场可编程门阵列(FPGA)设计并实现RS编码器。 技术要求： 1．熟悉RS编码的原理和编码算法。 2．学习Quartus II软件的使用，并用VHDL语言设计RS编码器。 3．完成功能仿真。 对课题任务的理解 对课题任务的细分及步骤： （1）有哪些信誉好的足球投注网站出相关的文献资料； （2）通过浏览，学习RS编码的原理和算法； （3）安装并学习Quartus II软件的使用 ， 熟悉Quartus II环境下的编程，调试和运行。 （4）学习用VHDL(硬件描述语言)编程，从简单的程序开始学习并在软件环境下进行调试和运行，掌握一定的编程技巧。 （5）在学习软件编程的过程中，实行先了解编程语言的框架，再用到什么学什么的方略。在编写的过程中，可以参考已有的编程思路及结构，在此基础上，自己编程， 完成RS编码器的程序编制，完成功能仿真。如果有可能的话，针对特定的FPGA器件优化这个设计，运行布局和布线程序，产生比特流文件和时序网表。根据时序网表进行时序模拟，时序网表中包含布局和布线处理后的时序信息，所以这种模拟比功能模拟更为精确，把比特流文件下载到FPGA器件中去。 最终实现的成果 根据课题任务的要求，最终实现的成果是用现场可编程门阵列(FPGA)设计实现RS编码器，完成功能仿真，并对本设计进行评价。 做这个成果的意义 纠错编码技术是信息论的一个重要分支，研究纠错编码技术是一项理论性与实践性均很强的工作。为了进一步提高RS编码在差错控制中的作用 。作为实现平台，本设计是把对RS编码的理论研究成果和硬件的实现结合起来 。 二、对文献资料的调研 对文献的整理 文献很多，如果只看一边，而不做任何整理，无疑会是以后再次查阅资料的时候做重复劳动，我这次毕设最主要的就是RS编码原理，VHDL和FPGA等方面的知识。所以我就分三部分来整理： RS编码部分 ： RS的编码算法显得尤为重要 RS的编码就是计算信息码符多项式除以校验码生成多项式之后的余数。在介绍之前需要说明一些符号。在GF(2m)域中，符号(n，k)RS的含义如下： m 表示符号的大小，如m = 8表示符号由8位二进制数组成 n 表示码块长度， k 表示码块中的信息长度 K=n－k = 2t 表示校验码的符号数 t 表示能够纠正的错误数目 例如，(28，24)RS码表示码块长度共28个符号，其中信息代码的长度为24，检验码有4个检验符号。在这个由28个符号组成的码块中，可以纠正在这个码块中出现的2个分散的或者2个连续的符号错误，但不能纠正3个或者3