华科计算机数电第四次实验报告.docxVIP

数字逻辑实验报告（4）团队成员：姓名班级学号贡献百分比实验部分：实验完成结果、时间（亮点、完成、基本完成、未完成）总分（实验部分70% +报告30%）第一个实验第二个实验第三个实验检查结果检查时间检查老师报告人：实验指导教师：报告批阅教师：计算机科学与技术学院20 年月日实验内容基于FPGA应用的逻辑电路设计实验目的1．学习FPGA的设计方法；2．掌握利用Verilog HDL设计逻辑电路的能力。实验所用组件Basys2开发板（芯片为XC3S100E，封装为CP132） 1套。实验要求4位二进制计数器（必选）设计一个能清零、置数和进位/借位输出的增1/减1的4位二进制计数器，其结构框图如图1所示。电路输入为计数脉冲CP、工作模式选择M、预制初值D，C，B，A（其中D为高位，A为低位）和预制控制，清零端；输出为计数值QD，QC，QB，QA（QD为高位，QA为低位）和进位/借位输出。当为0时，电路输出清零；预制控制=0时，将D、C、B、A的输入值送到计数器中，并立即在QD，QC，QB，QA中输出。模式选择端M=1时加1计数，当M=0时减1计数。当CP端输入一个上升沿信号时进行一次计数，计数有进位/借位时端输出一个负脉冲。图1 4位二进制加法/减法计数器具体要求：（1）用Verilog HDL实现该计数器，将之下载到Basys2开发板中，并进行验证；（2）借助该4位二进制计数器，用Verilog HDL实现一个初值为2的模8计数器，将之下载到Basys2开发板中，并进行验证 1。两位二进制数值比较器（必选）设计一个二位二进制数值比较器。当AB时，F1=1，F2=F3=0；当A=B时，F2=1，F1=F3=0；当AB时，F3=1，F1=F2=0。具体要求：（1）用Verilog HDL设计一个一位二进制数值比较器（行为级描述）；（2）利用所设计的一位二进制数值比较器，用Verilog HDL设计一个二位二进制数值比较器（结构级描述）；将所设计的电路下载到Basys2开发板上，并进行验证。单脉冲发生器（可选）用与非门设计一个单脉冲发生器，电路如图2所示。图2单脉冲发生器电路图典型输入、输出时间图见图3图3. 典型输入、输出时间图具体要求：（1）用Verilog DHL描述所设计的电路图（采用行为级描述），将之下载到Basys2开发板中，并进行验证。五、实验方案设计4位二进制计数器的设计方案[要求：给出详细的设计过程，包括源程序、仿真程序、引脚约束（绑定）代码和注释等，可续页]（1）4位2进制计数器源程序：module led_1(in,CP,CLR,Ld,M,out,Qcc);input[3:0] in;inputCP,CLR,Ld,M;output[3:0] out;outputQcc;reg[3:0] out;regQcc;initial out=4b0000;initialQcc=1;always@(posedge CP or negedgeLd or negedge CLR)beginif(~CLR)beginout=4b0000;Qcc=1;endelse if(~Ld)beginout=in;Qcc=1;endelse if(M)beginout=out+4b0001;Qcc=1;endelse if(~M)beginout=out-4b0001;Qcc=1;endelse if((out==4b1111)M)beginout=4b0000;Qcc=0;endelse if((out==4b0000)M)beginout=4b0000;Qcc=1;endendendmodule仿真程序：module test_1;// Inputsreg [3:0] in;reg CP;reg CLR;regLd;reg M;// Outputswire [3:0] out;wireQcc;// Instantiate the Unit Under Test (UUT)led_1uut (.in(in), .CP(CP), .CLR(CLR), .Ld(Ld), .M(M), .out(out), .Qcc(Qcc));always #10 CP=~CP;initial begin// Initialize Inputsin = 4b0010;M =1;Ld = 1;CLR = 1;CP = 0;Ld = 0;#50;Ld = 1;#50;Ld = 0;#50;Ld = 1;// Wait 100 ns for global reset to finish#100;// Add stimulus hereendendmodule（2）实现初值为2的模8计数器module task11( Qcc,out,in,M,Ld,CLR,CP