《毕业论文：基于CPLD的多功能数字钟设计》.docVIP

目录 1 前言 1 2 总体方案设计 2 2.1 方案论述 2 2.2 设计方式 3 3 单元模块电路设计 4 3.1时间显示电路模块设计 4 3.2按键及指示灯电路模块的设计 6 3.3蜂鸣器及有源晶振电路的设计 8 3.4 CPLD编程下载电路的设计 9 3.5电源电路电路的设计 10 3.6 EPM7128SLC84器件介绍 11 4 CPLD 编程设计 12 4.1系统信号的定义及顶层模块 12 4.2 时钟节拍产生模块 13 4.3模式选择功能模块 15 4.4快速时间设置功能模块 17 4.5秒、分、时计时与时间调整模块 17 4.6闹铃时间设置模块 19 4.7闹铃与整点报时模块 20 4.8 7段显示译码模块 21 4.9 LED显示模块 23 5 系统功能及功能仿真 25 5.1系统功能 25 5.2功能仿真 26 5.2.1 时钟节拍产生模块的仿真波形 26 5.2.2 模式选择功能模块的仿真波形 28 5.2.3 闹铃设置功能模块的仿真波形 29 5.2.4 7段译码功能模块的仿真波形 30 5.2.5 LED显示功能模块的仿真波形 31 5.2.6 系统总体功能仿真波形 32 6 设计总结 33 7 参考文献 34 附录：基于CPLD的多功能数字钟电路图 35 1 前言 我们已经进入了数字化和信息化的时代，其特点是各种数字产品的广泛应用。现代数字产品在性能提高、复杂度增大的同时，其更新换代的步伐也越来越快，实现这种进步的因素在于生产制造技术和电子设计技术的进步。生产制造技术以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管。 PLD器件和EDA技术的出现，改变了这种传统的设计思路，使人们可以立足于PLD芯片来实现各种不同的功能，新的设计方法能够由设计者自己定义器件内部逻辑和管脚，将原来由电路板设计完成的工作大部分放在芯片的设计中进行。这样不仅可以通过芯片设计实现各种逻辑功能，而且由于管脚定义的灵活性，减轻了原理图和印制板设计的工作量和难度，增加了设计的自由度，提高了效率。同时这种设计减少了所需芯片的种类和数量，缩小了体积，降低了功耗，提高了系统的可靠性。 本设计是基于CPLD的多功能数字钟设计。硬件界面为一个6位的LED数码管，时间显示方式为6位同时显示，即显示状态为：88：88：88。显示的时间制为24小时制。三个时间设定按键，分别为MODE模式选择键，SET设定键和CHANGE数值修改键。按键功能介绍：MODE按键用来选择当前数字钟的工作模式，系统正常工作在模式0下，即模式0为正常时钟模式。当在正常时钟模式下第一次按下MODE键时，系统进入模式1，即闹铃模式，在此模式下可以通过SET和CHANGE按键的配合使用来设定所需要的闹铃时间。当再一次按下MODE按键后系统进入手动校时模式，在此模式下通过SET和CHANGE按键的配合使用，可以改变当前时间。SET按键则用于在不同的模式下选择当前设定的位置，比如当前设定的位置是小时，则再一次按下SET按键后当前设定的位置变为分钟。CHANGE按键用来将当前设定位置的时间值加1，当长时间按下CHANGE按键时，当前设定值为连续快速加1，此功能用于快速设定时间。系统带四个指示灯电路，一个为电源指示灯，其他三个为工作状态指示灯，即分别为LED_ALARM、LED_HOUR和LED_MIN。LED_ALARM用于指示当前是否设有闹铃，当LED_ALARM指示灯亮时表明当前设有闹铃。LED_HOUR和LED_MIN用于指示当前设定的是时间的小时还是分钟，当LED_HOUR指示灯亮时表明此时设定的是时间的小时值，当LED_MIN指示灯亮时表明此时设定的是时间的分钟值。 闹铃的功能是实现当到达预设的时间点时产生为时20S的“嘀嘀嘀嘀”急促短音。整点报时的功能是实现在每个整点的5秒钟前产生整点报时音，报时音为“嘀嘀嘀---嘟”4短一长音。 2 总体方案设计 2.1 方案论述 本设计是基于CPLD的多功能数字钟设计。硬件界面为一个6位的LED数码管，时间显示方式为6位同时显示，即显示状态为：88：88：88。显示的时间制为24小时制。三个时间设定按键，分别为MODE模式选择键，SET设定键和CHANGE数值修改键。 按键功能介绍：MODE按键用来选择当前数字钟的工作模式，系统正常工作在模式0下，即模式0为正常时钟模式。当在正常时钟模式下第一次按下MODE键时，系统进入模式1，即闹铃模式，在此模式下可以通过SET和CHANGE按键的配合使用来设定所需要的闹铃时间。当再一次按下MODE按键后系统进入手动校时模式，在此模式下通过SET和CHANGE按键的配合使用，可以改变当前时间。SET按键则用于在不同的模式下选择当前设定的位置，比如当前设