TDLTEΣΔverilogAverilog锁相环采样保持硕士论文.docVIP

应用于TD-LTE系统的Σ-Δ分数频率综合器研究 【摘要】 频率综合器是射频前端电路中的关键模块之一,其作用是为无线收发机提供精确、易于控制、高频谱纯度的本振信号。它的设计面临小面积、高性能、高集成度和低功耗的挑战。针对频率综合器,本论文主要完成了以下工作:采用了一套模块级锁相环系统的电压域verilogA/verilog模型。这种分析方式使得本文能分析和预测各个噪声源对锁相环系统的影响,有助于提高仿真速度和尽早深入的了解电路特性并在系统级加以优化,而且还方便在设计后期对各个模块进行单独的分析与仿真。基于TSMC 0.13μm CMOS工艺,为TD-LTE终端射频芯片设计了一款Σ-Δ分数型频率综合器。论文针对宽频带、低相位噪声、低杂散、快速锁定等技术难点,采用了创新性的解决方案。基于TSMC 0.13μm CMOS工艺,为TD-LTE终端射频芯片设计了一款采样保持结构Σ-Δ分数型频率综合器。并针对面积、集成度等难点采用了一些解决方案。?更多还原 【Abstract】 Freqency synthesizer is a key block in the wireless transceiver, which provides a precise, programmable and clean local oscillator signal. There exist many challenges like small layout area, high performance, high integration level and low power consumption. The principal contributions of this dissertation are described in the following.A set of behavioral voltage-domain verilogA/verilog models are used in aΣ-Δfractional-n frequency synthesizer system. This allows us to analyse and predict the n...?更多还原 【关键词】 TD-LTE； Σ-Δ； verilogA/verilog； 锁相环； 采样保持； 【Key words】 TD-LTE； Σ-Δ； verilogA/verilog； PLL； S/H； 摘要 3-4 Abstract 4 第一章 绪论 8-10 1.1 本论文的研究背景和意义 8 1.2 本论文的主要贡献 8 1.3 本论文的组织结构 8-10 第二章 锁相环频率综合器的工作原理和系统参数分析 10-20 2.1 基本工作原理 10 2.2 核心组成电路 10-14 2.2.1 压控振荡器 10-11 2.2.2 分频器 11-12 2.2.3 鉴相器 12-13 2.2.4 电荷泵 13 2.2.5 环路滤波器 13 2.2.6 ∑-△调制器 13-14 2.3 性能参数 14-17 2.3.1 频率范围 14 2.3.2 频率分辨率 14 2.3.3 频率切换时间 14 2.3.4 频谱纯度 14-17 2.3.4.1 相位噪声 14-15 2.3.4.2 抖动 15-16 2.3.4.3 杂散 16-17 2.4 环路噪声分析 17-19 2.5 小结 19-20 第三章 Σ-Δ分数锁相环频率综合器的行为级建模和仿真 20-26 3.1 抖动和杂散 20-21 3.2 混合仿真 21-22 3.3 基于veriogA/verilog 的电路模型设计 22-24 3.3.1 频率振荡器 22 3.3.2 鉴相鉴频器 22 3.3.3 电荷泵 22-23 3.3.4 压控振荡器和分频器 23 3.3.5 Σ-Δ调制器 23-24 3.3.6 控制信号testbench 24 3.3.7 处理结果用matlab 代码 24 3.4 仿真结果 24-25 3.5 小结 25-26 第四章 基于TD-LTE 应用的CMOS Σ-Δ分数