集成实验VCS验报告.doc

武汉大学电工电子实验教学示范中心 电子信息工程 专业 2014 年 5 月 22 日 实验名称 8位累加器VCS CLI仿真验证(实验三) 指导教师 孙涛 姓名 江燕婷 年级 2011级 学号 2011301200025 成绩 一、预习部分 实验目的（预期成果） 实验基本原理（概要） 主要仪器设备（实验条件，含必要的元器件、工具） 一、实验目的 掌握集成电路计算机设计工具验证仿真工具VCS(Verilog Compiled Simulator)的基本操作命令行命令，从集成电路Verilog 设计到VCS 验证的基本流程；掌握利用命令行来实现对Verilog 设计的调试与分析。 二、实验基本原理 1.VCS 是编译型Verilog 模拟器，它完全支持OVI 标准的cVerilog HDL 语言、PLI 和SDF。VCS 首先会读入Verilg 的源文件，检查语法及语言结构错误，即Compiler；然后结合测试模块，进行时序的仿真，即Simulator；最后根据时序图进行调试，修改源程序，即Debugger。 2.本次实验中需要用到的一些基本命令有 ls- 显示文件名 - 转换目录 ../-退出两层 more- 以分页方式查看文件内容 - 显示当前路径 vcs source_file [complie_time_options] 编译verilog文件成为一个可执行的二进制文件，source_file 指所有用Verilog 编写的待测文件。 simv [run_time_options] 运行可执行文件 vcs source_files –R方式，-R 3.VCS调试的基本方式 a.Verilog SystemTask calls b. CLI调试，实际上是用命令行的方式来进行调试。c. VirSim进行仿真、验证与调试。 4.8位累加器逻辑框图 图1 5.实验设备与软件平台 UNIX 服务器，unix 工作站及Synopsys VCS。 二、实验操作部分 实验数据、表格及数据处理（综合结果概要、仿真波形图、时序分析结果、signalTAPII 结果等） 实验操作过程（可用图表示） 结论 三、实验过程编译 步骤实验内容参照实验讲义进行，略过。 2. (1)在控制台下键入：cd ../../lab2/parta进入lab2 的parta 部分, shell vcs –f adder.f –R，进行8 位的加法运算，但会出现如下的显示： 图2 这说明在源代码中存在错误，接下来要做的就是把错误找出来。 (2)shellvi addertb.v进入vi编辑器对修改add8 的模块进行检测，如图所示相应部分添加画圈部分代码 图3 其中add8(u1)是指8 位加法器的低四位相加模块。加入后保存文件，shell vcs –f adder.f –R重新编译文件，会有如下的显示： 图4 (3)因此在add8(u1)中存在错误。为了进一步的检测，如图所示在相应部分继续添加画圈部分代码 图5 为了设置断点将$finish 改为$stop，这样每当发现一个错误的时候，结果都会由$display 函数显示出来，同时仿真过程会停在出错的地方。shell vcs –f adder.f –R重新编译文件，VCS 在遇到$stop 后会停止仿真，同时进入CLI 的调试阶段。 图6 (4)可以看到在低位的相加上结果有误。为了确定最终的错误位置还要继续下一组数据的相加，在CL 下多次输入”.”，最后可确定问题出在fa模块上 图7 (5)Cl quit，退出CLI 模式。Shellvi fa.v进入vi编辑器对fa修改cin 位加上。 图8 (6)修改后shell simv +monitoroff，此时可以看到无错误提示，即运算正确。 图9 (7)利用+monitoroff 可以在运行程序时跳过所有的$monitor 命令，从而加快运行速度。 10 3.利用VCS CLI进行调试 (1) cd ../partb进入lab2的partb。再一次运行程序，看是否运行正确。shell vcs –f adder.f –R，得到如下结果： 图11 为了可以解决出现的问题，这时需要在addertb.v 中设置断点，把$finish 改为$stop，如下: 图12 (2)接着编译并启动CLI 界面。shell vcs –f adder.f +cli+3 –R –s –l sim.log，-s 可以启动CLI 并且将仿真时间停在0 时刻，