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PCIExpress物理层链路训练一致性测试状态设计 摘 要：本文描述了PCIExpress物理层链路训练中一致性测试状态的设计，主要通过设计有限状态机实现一致性测试状态的功能。完成了LTSSM（LinkTrainingandStatusStateMachine）中的polling.active到pliance状态的跳转。仿真验证结果表明设计的状态机功能复合预期。 关键词：PCIExpress；一致性测试；LTSSM；有限状态机 中图分类号：TP393 文献标识码：A 文章编号：1007-9599 （2013） 06-0000-04 1 引言 随着计算机技术的飞速发展，当前主流的PCI总线已经不能满足传输上日益增长的数据量的需求，新标准总线，PCIE（PCIExpress），将全面取代现行的PCI和AGP（AccelerateGraphicalPort），最终实现总线标准的统一。它的主要优势就是数据传输速率高，目前最高可达到10GB/s以上，而且还有相当大的发展潜力。 PCIE也有多种规格，从PCIEx1（1个通道）到PCIEx16（16个通道），能满足现在和将来一定时间内出现的低速设备和高速设备的需求[1]。 PCIE是高性能的通用I/O的连接技术，可被广泛应用于未来计算机和通讯的各种平台中。它是PCI的一个革命版本，保留了PCI的一些良好特性。有着更好扩展性的串行化总线技术取代了并行总线。PCIE采用了当前非常先进的点对点互联技术；同时，PCIE提供了另外的一些非常高级的特性，如功耗管理、质量服务、热插拔、数据完整性校验、差错处理等。在原来PCI的基础上做了大幅度的改进，被称为第三代总线技术[2]。 2 系统结构 2.1 PCIExpress架构 PCIExpress有三层结构，如图1所示，从上到下依次为事务层、数据链路层和物理层（逻辑子层和电气子层）。 事务层：请求/结束事务结构、TLP流量控制和消息传送。数据链路层：负责保证链路上发送的数据正确，同时负责保证在链路上可靠地传送分组。物理层：分成两个子层，逻辑子层和电气子层。其中，逻辑子层负责数据加扰、8b/10b编码和分组分帧；电气子层收发链路电气信号。此外，所有链路训练都在逻辑子层内部完成[3]。 图1 PCIExpress三层结构 2.2 物理层结构 如图2，物理层分为逻辑子层和电气子层。逻辑子层包括MAC（MediaAccessLayer）和PCS（PhysicalCodingSublayer），MAC和PCS之间用PIPE接口连接。电气层主要就是PMA（PhysicalMediaAttachmentLayer）部分。而链路训练就是位于MAC中。 图2 物理层结构 2.3 LTSSM结构 LTSSM（LinkTrainingandStatusStateMachine）主要负责链路训练和初始化过程。LTSSM是配置和初始化设备物理层、端口和相关链路的物理层控制过程，使链路可以传送正常的数据包流量。它主要负责以下内容：配置链路宽度、通路反排、极性颠倒、协商速率、位锁定、符号锁定以及通路间去偏差。 如图3，LTSSM主要包括11个大状态：Detect、Polling、Configuration、Recovery、L0、L0s、L1、L2、HotReset、Loopback、Disabled，各个状态又分别由子状态机实现。 复位后进入初始状态Detect状态，在此状态，设备检测链路另一端是否有设备，Detect状态也可以由其他状态进入。在Polling状态期间要实现位锁定和符号锁定；确认通路极性和通路数据速率；还要进行合格性测试。在Configuration状态要进行链路宽度、链路号的协商；要执行通路反排、极性颠倒以及去除通路间时差；接收器要向发送器通告它从L0s跳到L0状态所需要的FTS有序集的数量。L0是正常的、链路全激活状态，在此期间事务层包TLP、数据链路层包DLLP以及物理层的有序集能够被发送和接收。L0s是低功耗状态，如果链路上没有包被发送并且计时时间到，设备发送器向对方的接收器发送几个电气闲有序集之后主动将链路从L0置入L0s状态。L1是比L0s功耗更低的状态，由它退出到L0需要更长的时间。L2是比L1功耗更低的状态，退出等待时间比L1长。 链路重训练Recovery状态，当处于L0状态的链路由于发生了使链路不可操作的某个错误时，会从L0状态进入Recovery状态，在此状态期间，执行链路训练状态Polling和Configuration状态下类似的操作，而且在此状态还可以进行改速率，以及进行均衡（确定信号发送的2阶去加重水平）。Loopback状态被用作测试和故障隔离状态，一旦进入Loopback状态，主设备就能够遵循8b/10b编码规则发送任何图谱的符号