PCB设计信号完整性培训-第4章(共4章)讲解.ppt

中国科大 快电子学 安琪 高速数字系统设计中的信号完整性 安 琪 中国科学技术大学 快电子学实验室 2005年4月9日 第3讲：时钟技术 系统时钟 3-1 一些基本概念和定义 内部时钟偏差和外部时钟偏差 时钟性能损失 图4-1-3 时钟性能损失的示意图 时钟性能损失 4-1-2 内部时钟偏差的分类 时钟信号的脉宽之差 2．输出管脚间偏差（Output-to-Output Skew） 3.器件间偏差（Part-to-Part Skew） 4-1-3 时钟抖动（Clock Jitters） 时钟抖动的分类 时钟周期抖动的均方差值 抖动的均方差值与峰-峰值 半周期抖动（Half-Period Jitter） 二. 前后周期抖动（Cycle-to-Cycle Jitter） Cycle-to-Cycle Jitter的测量 三.长时间时钟抖动（Long-Term Jitter） 时钟抖动的表示方法 同步时序方程 本节小结 4-2 时钟的产生 4-2-2 锁相环电路 4-2-3 直接数字合成（DDS） 相位累加器的工作原理 Turning Equation Digital Phase Wheel DDS取样输出信号的频谱 低通滤波器（LPF） DDS的特点 4-2-4 大频率范围，精细可调的频率合成器 输出频率和频率分辨 DDS-Driven PLL频率合成器 芯片举例：AD9952 AD9952应用举例（1） AD99520应用举例（2） 3-3 时钟信号的传输和分布 基本时序设计 高速数字系统中时钟信号传输和分布的特点 3-3-2 时钟信号传输和分布的技术措施 一. 集成电路类型选择 二．减少系统噪声 三．同相位时钟分布 （一） 交流驱动能力和“时钟树”设计 “时钟树”概念 “时钟树”的拓扑形式 当前的“时钟树”设计 单级1:N驱动 　（二） 控制时钟偏差 ?　控制PCB连线延迟 ? 可调整的连线延迟 另一种可调整的连线延迟方案 跳线器 蛇行线的信号完整性 使用蛇行线注意事项 ?　延迟线芯片 ? 固定长度延迟线 2020/21系列无源延迟线 ? 有源延迟线 DS1135L有源延迟线系列 ? 多抽头延迟线 多抽头延迟线举例 DDU12H系列指标参数 例2： DDU18H系列多抽头延迟线 DDU18H系列指标参数 ? 程控延迟线 程控延迟线举例 DS1020系列程控延迟线 ?　基于PLL和DLL的可程控时间延迟（Skew）集成电路 ?延迟锁定环（Delay Lock Loop，简称：DLL）技术 2．延迟时间 ? 频率转换 3．频率转换 ? 电压转换 DLL型延迟电路 DLL的另一种形式 DLL的应用: 时间内插（分相时钟） ? 实际芯片举例 CY2305/09 芯片特征 输出相位调节 CY2305/09 芯片应用（1） CY2305/09 芯片应用（2） ? Robo系列全数字调节类型 例2：CY7B9950 CY7B9950芯片特征 CY7B9950芯片应用 MC100E10196 MC100E196部分参数 Dr. Howard Johnson 其它参考书目 ? 品种非常丰富 ? TTL, CMOS, ECL等各种逻辑电平 ? 延迟范围宽广 图4-3-16 多抽头延迟线原理示意图 例1： DDU12H系列 图4-3-17 DDU12H系列5多抽头延迟线 图4-3-18 DDU12H系列5多抽头延迟线指标参数 图4-3-17 DDU18系列5多抽头延迟线 图4-3-18 DDU12H系列5多抽头延迟线指标参数 ? 数字程控延迟 ? TTL, CMOS, ECL/PECL等各种逻辑电平 ? 延迟范围宽广 图4-3-19 程控延迟线原理示意图 Digital Control 例1： DS1020系列程控延迟线 图4-3-20 程控延迟线原理示意图 ? 两种接口方式： 8bit并行和串行 模式选择端 ? 使能控制端 ? CMOS工艺，低功耗 图4-3-21 DS1020系列程控延迟线原理示意图 图4-3-22 DS1020系列程控延迟线指标参数 ? 零延迟或可调节延迟时间集成电路(2305/2309) ? 延迟锁定环（Delay Lock Loop，简称：DLL）技术 ? 实际芯片举例 延迟锁定环（DLL）的原理类似于锁相环（PLL）电路的原理，也是一个负反馈的机制。 延迟锁定环电路的设计目标，是产生不受温度和电源电压变化影响，精确的信号延迟时间，这在时钟技术，时序设计和精确时间测量中有着广泛地应用。 图7-3-25 压控延迟线（VCDL） 基本原理 1．压控延迟线 我们知道，任何半导体