分频电路与12归1电路设计VHDL.docVIP

分频电路与12归1电路设计 实验目的 学习硬件描述语言描述电路的原理。 学习分频电路的设计算法。 学会使用VHDL进行简单的电路设计。 实验仪器 1．PC机一台 2． KHF-5 CPLD/FPGA实验开发系统一套。 实验要求 复习教材有关硬件描述语言的章节。 用硬件描述语言进行电路设计。 下载并用数码管显示结果。 实验内容与步骤 1.设计一个分频电路 已知cpld／fpga信号源脉冲频率为50M，试编写一分频程序，得到一周期为1 秒（频率为1Hz）的脉冲频率。 2．12归1电路设计 （1）创建一个新的项目。点击File菜单Project 子菜单下Project Name项；输入项目名（2）打开文本编辑窗口。点击File菜单下New项，选Text Editor项。（3）时钟源采用上面的分频电路所分得的1秒的时钟源。（4）设置项目名称与当前文件名相同，点击File菜单Project子菜单之save and check项对电路进行保存并编译。 3．选择器件管脚分配与后编译 引脚分配：输入引脚 ： inclk（50MHZ）----p183 输出引脚： 输出由两个数码港seg1，seg2进行并行显示； seg1的a,b,c,d,e,f,g段 seg2的a,b,c,d,e,f,g段 4.启动下载软件进行下载。 五．实验报告如下：（代码如下页所示） library ieee; -----调用库 use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fp is -----实体说明 port inclk:in std_logic; output:out std_logic ; end fp; architecture arch_fp of fp is signal fp:std_logic_vector 24 downto 0 ; signal f:std_logic; begin process inclk begin if inclkevent and inclk 1 then if fp 座机电话号码 then fp 0000000000000000000000000; f not f; else fp fp+1; end if; end if; end process; output f; end arch_fp; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity twelveto1v is port finclk:in std_logic; result:in std_logic_vector 7 downto 0 ; outputa:out std_logic_vector 6 downto 0 ; outputb:out std_logic_vector 6 downto 0 ; end twelveto1v; architecture arch_twelveto1 of twelveto1v is signal sa:std_logic_vector 3 downto 0 ; signal sb:std_logic_vector 3 downto 0 ; signal f:std_logic; component fp port inclk:in std_logic; output:out std_logic ; end component; begin u1:fp port map inclk finclk,output f ; process f begin if rising_edge f then if sa 2 and sb 1 then sa 0001; sb 0000; else if sa 9 then sa 0000; sb sb+1; else sa sa+1; end if; end if; end if; end process; with sa select outputa 0110000when0001, --1 1101101when0010, --2 1111001when0011, --3 0110011when0100, --4 1011011when0101, --5 1011111when0110, --6 1110000when0111, --7 1111111when1000, --8 1111011when1001, --9 1110111when1010, --A 00111