第8章_状态机设计_5.ppt

选择实验电路 模式5！ 根据此表锁 定引脚 ADC0809 0809将0-5V输入 模拟电压通过 FPGA中的状态机 转换输出为16进 制数：“9D” 旋转此电位器 可改变0809的 输出 注意转换输出 已改变为：7C 注意，此项实验必须将此2拨 码向下拨，功能请参考使用 说明。实验结束后，将它们 向上拨回原位 实 验 实验7-2 用状态机对ADC0809的采样控制电路实现 （4）实验思考题：在不改变原代码功能的条件下将例7-12表达成用状态码直接输出型的状态机。 （5）实验报告：根据以上的实验要求、实验内容和实验思考题写出实验报告。 实 验 实验7-3 含有FIFO存储器的A/D采样控制电路设计 （1）实验目的：掌握LPM模块VHDL元件定制、调用和使用方法；熟悉含有LPM模块的VHDL电路描述程序的设计、编译和硬件实验流程；了解HDL文本描述与原理图混合设计方法（注，本实验应在完成第8章的学习后进行）。 （2）实验原理：在第8、10小节中，对含有FIFO的A/D采样控制电路系统AD_FIFO的工作原理作了详细的说明，并给出了它的原理图（图8-3）及其VHDL程序，（例8-25）。 （3）实验内容1：根据第8章第10节的电路原理描述和设计流程，A/D采样控制电路AD_FIFO进行系统设计和仿真测试，给出例8-25详细的采样/读数仿真波形。这里假设在采样周期中完成了10个点的采样操作，并已将所有数据写入FIFO中，而在读数周期中按FIFO的读写时序规律将所有写入的数据随着RD_EN时钟的输入，由Q[7..0]输出。分析它们的时序关系。 实 验 实验7-3 含有FIFO存储器的A/D采样控制电路设计 （4）实验内容2：硬件实验测试按照本章实验2给出的实验板设置方法进行。适当控制状态机工作时钟CLK的频率，0809的模拟信号输入仍然使用电位器输出，其间，使一次采样周期中的采样点数不超过512个，然后通过键控进入FIFO读数周期，使数码管显示在采样过程中写入的数据。 （5）实验内容3：使用HDL文本描述与原理图混合设计方法设计AD_FIFO。首先利用MAX+plusII文本编辑器打开文件ADCINT：例7-12。如图7-16所示，选择File下拉菜单中的Create Default Symbol（生成默认元件符号）选项，如果原文件没有错误，即出现如图7-17所示界面，表示ADCINT元件成功生成，然后打开图形编辑器，分别从元件库中调入元件lpm_fifo、not反相器、多路选择器21mux和生成的元件ADCINT。最后连接成如图8-3的原理图，此后的处理方式与第4章中介绍的方法和流程完全一致。 实 验 实验7-3 含有FIFO存储器的A/D采样控制电路设计 图7-16 选项使当前文件成为一个原理图元件入库 实 验 实验7-3 含有FIFO存储器的A/D采样控制电路设计 图7-17 ADCINT元件成功生成 实 验 实验7-3 含有FIFO存储器的A/D采样控制电路设计 （6）实验内容4：在原设计的基础上插入一个写入数排序计数器，以便在读出时可以显示任一数据的写入序号。此外利用FIFO写数溢出信号FULL作为一个控制信号，当写入的数据大于512时，禁止写入，即禁止CLK信号。完善例8-25，给出含有本实验要求的完整VHDL程序以及该程序的工作波形，然后进行硬件实验。 （7）附加实验内容：用第8、10节中用lpm_ram_dq模块定制的RAM1取代例8-25中的FIFO2，给出相应的VHDL设计。为了缩短数据写入时间，应该设计两个有限状态机，让它们分别完成A/D的采样和RAM的数据读写。 （8）实验思考题：假如不考虑ADC0809和目标器件的速度限制，设图8-3中CLK的频率是50MHz，问此时ADC0809的采样速率是多少（每秒采样点数）？ （9）实验报告：根据以上的要求完成实验报告。 * * * * * * * * * * * * * 状态机工作时序图 状态2：等待 8.2.1 多进程有限状态机 AD574采样工作状态机的状态图 CS=1 R/C=1 A0=1 K12/8=1 CS=0 R/C=0 A0=0 K12/8=1 问题：请问ST0、ST1、ST3、ST4 该状态下停留多长时间？ 在ST2状态下停留多长时间？ 8.2.2 单进程Moore型有限状态机 上述程序输出由于是组合电路输出，所以可能存在竞争冒险 解决的方法：锁存后输出 单进程Moore型状态机举例 有限状态机状态图 RST=‘1’ RST=‘1’ RST=‘1’ RST=‘1’ /01 /00 ST1 ST2 ST3 ST4 /11 ST0 /10 0000,1