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EDA设计（二） 课程设计报告 姓 名 彭浩洋 学 号 1110200129 学院(系) 自动化学院 专 业 自动化 标 题 基于VHDL语言的数字秒表的实现 南京理工大学 2014年 10 月 基于VHDL语言的数字秒表的实现 ［摘要］：随着电子技术与计算机技术的发展，熟练掌握和运用EDA技术已成为电子类及相关专业本科人才不可或缺的一项技能。电子信息产品随着科学技术的进步，其电子器件和设计方法更新换代的速度日新月异。实现这种进步的原因就是电子设计技术和电子制造技术的发展，其核心就是EDA技术，本文主要介绍用VHDL语言实现数字秒表设计。 ［关键字］：EDA技术；VHDL语言；数字秒表 1 设计方案 1. 1 ? 系统功能要求 (1) 具有时钟秒表系统功能要求显示功能, 用6个数码管分别显示时、分、秒; 计时范围为:00: 00： 00~ 23: 59：59。 (2) 计时精度是1s; (3) 具有启/ 停开关, 复位开关, 可以在任何情况下使用。 1. 2 ? 总体框图 根据系统设计要求, 系统的底层设计主要由六十进制计数器模块、二十四进制计数器模块、分频模块、LED显示模块组成。系统顶层设计图如图所示： 图1 图一中左边为三个输入信号en，clk，reset，分为启/ 停开关，时钟信号和复位开关。中间是从上倒下时count24，count60，count60，fenpinqi；右边是clock1和输出信号wei[3..0]， led[6.0]。 2 ?模块功能设计 由六十进制计数器模块、二十四进制计数器模块、分频模块执行计时功能, 输入信号是256 Hz，通过分频后为1hz，时钟信号是1 Hz 作为秒表的秒输入, 秒为60 进制计数器, 分也为60 进制计数器, 小时采用二十四进制计数器, 各级进位作为高位的使能控制。 2. 1 六十进制计数器模块 图2 该模块部分VHDL 源程序如下: LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY count60 IS PORT( en,Reset,clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(3 DOWNTO 0); rco: OUT STD_LOGIC); END count60; ARCHITECTURE a OF count60 IS BEGIN process(clk) variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0); variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0); begin If Reset =0then tma:=0000; tmb:=0000; elsif clkevent and clk=1 then if en=1 then rco=tmb(2)and tmb(0)and tma(3)and tma(0); if tma=1001 then tma:=0000; if tmb=0101 then tmb:=0000; else tmb:=tmb+1; end if; else tma:=tma+1; end if; end if; end if; qa=tma;qb=tmb; end process; END a; 2. 2 二十四进制计数器模块 图3 该模块部分VHDL 源程序如下: LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY count24 IS PORT( en,Reset,clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(3 DOWNTO 0)); END count24; ARCHITECTURE a1 OF count24 IS BEGIN proce