04DSP在片外围电路说课.ppt

* 13、 中断处理 受外部中断口信号触发的外部硬件中断 受片内外围电路信号触发的内部硬件中断 程序指令INTR　TRAP　RESET 1．中断来源 软件驱动 硬件驱动 一、中断类型 * 2．中断分类 可屏蔽中断 非屏蔽中断 中断 可以用软件 屏蔽或开放（SINT15～SINT0） C54x总是响应所有软件中断，两个外部硬件中断　　、 * 二、中断标志寄存器（IFR）和中断屏蔽寄存器（IMR） 中断标志寄存器：功能、设置、清除 中断屏蔽寄存器：功能、设置、开放 * （2）外部中断响应的时间 响应的时间＝采样时间＋查询时间 　　　　　＝1＋2≥3个完整的机器周期 外部中断的时间基本上在3～8个机器周期之间。 （3）外部中断触发方式 电平触发 边沿触发 * 3.4.3 HPI-8接口与主机的连接框图 C54x HPI与主机链接框图 * 3.4.4 HPI的8条数据线作通用的I/O引脚 通用I/O控制寄存器(GPIOCR)各位的功能 * 3.5 C54ｘ串行口 高速全双工串行口 与其它‘C54x 器件、编码解码器、串行A/D等接口 ‘C54x串行口的三种形式： (1) 标准同步串行口（SSSP） (2) 缓冲串行口（BSP） (3) 时分多路串行口（TDM） 串行口可以工作在任意低的时钟频率上 * 3.5 C54ｘ串行口 1、串行口的组成2、串行口引脚定义3、串行口传送数据的一种接法4、串行口发送数据过程5、串行口接收数据过程 * 1、串行口的组成 DRR－16位数据接收寄存器 DXR－16位数据发送寄存器 RSR－接收移位寄存器 XSR－发送移位寄存器 控制电路 * 2、串行口引脚定义 * 3、串行口传送数据的一种接法 * 4、串行口发送数据过程 (1) 将要发送的数据写到DXR (2) 若XSR空（上一个字已串行传送到DX脚），则将 DXR复制到XSR (3) 在FSX和CLKX作用下，将XSR中的数据移到DX 引脚输出 (4) 一旦DXR中的数据复制到XSR后，就产生串行口 发送中断XINT，通知CPU将新数据加载到DXR * 5、串行口接收数据过程 (1) 在FSR和CLKR作用下，来自DR引脚的数据移位至 RSR (2) 当RSR满一个字时，就复制到DRR (3) 一旦RSR复制到DRR后，就产生串行口接收中断， 通知CPU从DRR中读取数据 * 3.6 外部总线 外部总线表明‘C54x具有很强的系统接口能力 主要内容：(1) 外部总线接口 (2) 外部总线操作的优先级别 (3) 等待状态发生器 (4) 分区转换逻辑 (5) 外部总线接口定时图 (6) 复位和IDLE3省电工作方式 (7) 保持方式 * 1、外部总线接口信号 信号名称 ‘C541, ‘C542, ‘C543, ‘C545, ‘C546 ‘C548 说 明 A15~A0 15~0 22~0 地址总线 D15~D0 15~0 15~0 数据总线 MSTRB P P 外部存储器选通信号 PS P P 程序空间选择信号 DS P P 数据空间选择信号 IOSTRB P P I/O 设备选通信号 IS P P I/O 空间选择信号 R/W P P 读 / 写信号 READY P P 数据准备好信号 HOLD P P 请求控制存储器接口 HOLDA P P 响应 HOLD 请求 MSC P P 微状态完成信号 IAQ P P 获取指令地址信号 IACK P P 中断响应信号 * 2、外部总线接口要求 外部总线接口是一组并行接口 MSTRB和 IOSTRB信号相互排斥 PS、DS和 IS信号彼此相互排斥 R/W控制数据传递方向 READY(外部数据准备输入信号)与片内软件可编程 等待状态发生器一道，使CPU可与慢速存储器或I/O 设备接口 * 2、外部总线接口要求 HOLD和HOLDA允许外部设备控制‘C54ｘ的外部资源 当PMST中的地址可见位(AVIS)置1时，CPU执行指令的 内部程序存储器地址呈现在外部总线上，且IAQ（指令地 址采集信号）有效 MSC（微状态完成信号） CPU寻址片内存储器时，外部数据总线呈高阻状态，地 址总线、PS、IS、DS保持先前状态，其它信号无效 * 3、外部总线优先级别 C5