EDA实验4简单分频时序逻辑电路的设计.docVIP

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2016-07-05 发布于重庆
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EDA实验4简单分频时序逻辑电路的设计

电子信息工程学系实验报告课程名称：EDA技术与实验实验项目名称：实验四简单分频时序逻辑电路的设计1．掌握基本的时序逻辑电路的实现方法。 2．初步了解分频时序逻辑电路的生成方法。 max+plusⅡ软件学习Verilog HDL 设计课件。描述出课件中计数器模块例子的文本设计过程及其仿真结 2.作clk_in的2分频clk_out，要求输出时钟的相位与下例的1/2分频器的输出正好相反。图四图五（4）设定输入值，点击simulator进行仿真，结果如图六。图六实验结果及分析：在实验一中，当reset为0的时候，不管输入什么都会被置为0，例输然当load为1的时候，置数。例输输出而当load为0的时候，计数，输out0就开始计数为1. 实验心得：了解了Verilog语言的使用，学编写二分频的程序，只是要注意定义并引入一个间接参量使得它得以取反两次，并定义完整。第 1 页共 1 页成绩：指导教师（签名）：