自动售货机fpga与verilog代码要点详解.doc

深圳大学课程论文 题目 设计一个 设计一个 基本要求：可以对3种不同种类的货物进行自动售货,价格分别为A=1.00, B=1.50, C=1.60。售货机可以接受1元,5角,1角三种硬币(即有三种输入信号IY,IWJ,IYJ),并且在7段数码管(二位代表元,一位代表角)显示已投入的总钱数,选择货物的输入信号Ia,Ib,Ic,输出指示信号为 Sa, Sb ,Sc 分别表示售出相应的货物,同时输出的信号yuan, jiao代表找零，并显示在7段数码管上。 规格说明： Button3按一下输入5角，按两下代表1元，以此类推；button4按一下输入1角，按两下输入2角，以此类推。7段数码管显示已投入的总钱数，再次按下button1键，7段数码管显示找零数目，同时指示货物的LED灯熄灭。 本实验使用FPGA板：Sparant6XC6SLX16CSG324C（建project时，需要选择该芯片的型号）。 论文要求： 论文的格式采用标准的深圳大学 论文中应完ASM图以及V代码，并且代码应该与ASM图相一致 论文应该电路的V仿真. 报告应该有实验成功的开发板截图. 状态图 本设计需要2个状态机，一个是售货机工作状态机，一个是按键消抖用的FSM Verilog 代码： `timescale 1ns / 1ps module automat(clk_in,reset,cs,Led,seg,button1_in,button2_in,button3_in,button4_in ); input clk_in,reset; input button1_in,button2_in,button3_in,button4_in; output [2:0] Led; output [3:0] cs; output [7:0] seg; reg [7:0] seg; reg [3:0] cs; reg [2:0] Led; reg [6:0] total; reg [4:0] state; reg [2:0] state1,state2,state3,state4; reg [4:0] cnt1,cnt2,cnt3,cnt4; reg button1,button2,button3,button4; reg [6:0] ones,tens; reg clk; reg [23:0] divcnt; parameter wait0 = 3b001; parameter delay = 3b010; parameter wait1 = 3b100; parameter idle = 5b00001; parameter selA = 5b00010; parameter selB = 5b00100; parameter selC = 5b01000; parameter count = 5b10000; always @ (posedge clk_in or negedge reset) /// clk_divider begin if (!reset) begin clk = 1b0; divcnt = 0; end else if (divcnt == 99999) begin clk = 1b1; divcnt = 0; end else if (divcnt == 49999) begin clk = 1b0; divcnt = divcnt + 1; end else divcnt = divcnt + 1; end always @ (posedge clk or negedge reset) // 7seg scan clk=1Khz begin if (!reset) begin cs = 4b1101; seg = 8 end else if (cs == 4b1101) begin cs = 4b1110; case(ones) 0: seg = 8 1: seg = 8 2: seg = 8 3: seg = 8 4: seg = 8 5: seg = 8 6: seg = 8 7: seg = 8 8: seg =