毕业论文（设计）基于Verilog的数字电路模拟实验说明书.docxVIP

电子信息学院 10微电子 1028402010 陈阵 基于Verilog的数字电路模拟实验 电子信息学院 10微电子 1028402010 陈阵 实验一 3-8译码器Verilog设计 实验时间：2012-11-16 实验地点：电子信息楼218 指导老师：黄秋萍 实验内容 1、在ModelSim软件中对3-8译码器的设计模块和验证模块进行书写和编译； 2、对编译好的模块进行仿真； 二、3-8译码器真值表 二、源代码 1、3-8译码器的设计代码 module decoder3_8(EN,out,in); input EN; output[7:0] out; input[2:0] in; reg[7:0] out; always @(in) begin if(EN) case(in) 3d0: out=8 3d1: out=8 3d2: out=8 3d3: out=8 3d4: out=8 3d5: out=8 3d6: out=8 3d7: out=8 endcase else out=8 end endmodule 2、3-8译码器仿真程序的设计代码 `timescale 1ns/1ns module test_decoder3_8; reg EN; reg[2:0]in; wire[7:0]out; /*decoder3_8(EN,out,in); input EN; output[7:0] out; input[2:0] in;*/ decoder3_8 M1(EN,out,in); initial begin:AB integer I; EN=0; #100 EN=1; for(I=0;I15;I=I+1) begin in=I; #100 $display(EN=%b,in=%D,out=%b,EN,in,out); End 三、仿真结果及分析 实验二 十进制计数器 实验时间：2012-11-16 实验地点：电子信息楼218 指导老师：黄秋萍 实验内容 1、在ModelSim软件中对十进制计数器的设计模块和验证模块进行书写和编译； 2、对编译好的模块进行仿真. 二、源代码 1、十进制计数器的设计代码 module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK,EN,RST,LOAD; input [3:0] DATA; output [3:0] DOUT; output COUT; reg [3:0] Q1; reg COUT; assign DOUT = Q1; always @(posedge CLK or negedge RST) begin if (!RST) Q1=0; else if (EN) begin if (!LOAD) Q1=DATA; else if (Q19) Q1=Q1+1; else Q1=4b0000; end end always @(Q1) if (Q1==4h9) COUT = 1b1; else COUT = 1b0; endmodule 2、十进制计数器仿真程序的设计代码 `timescale 1ns/1ns module test_cnt10; reg CLK,RST,EN,LOAD; reg[3:0] DATA; wire[3:0] DOUT; wire CIUT; cnt10 M1(CLK,RST,EN,LOAD,COUT,DOUT,DATA); initial begin CLK=0; RST=0; LOAD=0; DATA=4D5; EN=1; #90 RST=1b1;LOAD=1b0; #90 LOAD=1b1; #1500 $stop; end always #50 CLK=!CLK; always @(DOUT) $display(DOUT=%d,DOUT,COUT=%b,COUT); Endmodule 仿真结果及分析 实验三 四位加法器及4-7译码器 实验时间：2012-11-23 实验地点：电子信息楼218 指导老师：黄秋萍 一、实验内容 1、在ModelSim软件中对四位加法器及4-7译码